• 전기전자학회논문지
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• 제12권1호
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• pp.1-7
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• 2008

최근 급진적으로 반도체 기술이 발전함에 따라 집적회로(VLSI)의 집적도가 향상되고 있으며, 이동통신 및 멀티미디어의 발달로 많은 양의 데이터를 고속으로 처리하기 위한 대규모 프로세서들이 개발되고 있다. 전가산기는 디지털 프로세서와 마이크로프로세서에 있어 매우 중요한 요소이다. 따라서 전가산기 설계 시 전력소비와 스피드의 개선은 중요한 요소이다. 본 논문에서는 일반적인 Ratioed 로직과 패스 트랜지스터 로직을 이용하여 새로운 구조의 전가산기를 제안하였다. 제안된 전가산기는 일반적인 CMOS, TGA, 14T에 비해 좋은 성능을 나타내었다. 제안된 회로는 지연시간의 경우 기존회로의 평균값에 비해 13%우수하였고 PDP(Power Delay Product)비율은 약 9% 정도 우수한 특성을 보이고 있다. 실측 회로의 크기 평가를 위해 0.18um CMOS공정으로 레이아웃을 하고 HSPICE를 이용하여 시뮬레이션 하였다.

• 전기전자학회논문지
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• 제18권2호
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• pp.192-197
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• 2014

본 논문은 개선된 입력 범위를 갖는 FDPA(Feedback Delay Pass Addition) 방식의 3차 SDM(Sigma-Delta Modulator) 구조를 제안한다. 기존의 구조는 2차 SDM 구조에서 디지털 딜레이 패스만을 추가하여 3차 전달함수를 구현하였지만, 첫 번째 적분기로 피드백 하는 패스가 많아짐에 따라 입력 범위가 매우 작은 단점이 있다. 그러나 제안된 구조는 첫 번째 적분기로 피드백 하는 디지털 패스를 2차 적분기로 피드백 하여 입력 범위를 9dB 개선할 수 있었다 이를 이중 샘플링 기법을 통해 연산 증폭기 한 개 만으로 3차 SC SDM을 구현하였다. 공급전압 1.8V, 신호대역폭 20KHz, 오디오 대역 샘플링 주파수 2.8224MHz 조건에서 $0.18{\mu}m$ CMOS 공정을 이용하여 제안한 SDM을 시뮬레이션한 결과, SNR(Signal to Noise Ratio)은 83.8dB, 전력소비는 $700{\mu}W$, Dynamic Range는 82.8dB이다.

• 한국광학회지
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• 제19권4호
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• pp.320-326
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• 2008

광섬유 연결 반도체레이저 여기 세라믹 Nd:YAG 레이저의 전기광학 Q-스위칭 출력 특성에 대해 연구하였다. 세라믹 Nd:YAG 레이저의 Q-스위칭은 여기원의 펄스폭 $1,000\;{\mu}s$, 출력 거울의 반사율 77% 및 지연시간 $985\;{\mu}s$에서 최적화되었다. 여기 에너지 17.9 mJ에서 0.35 mJ의 Q-스위칭된 출력 에너지와 약 4 ns의 펄스폭이 측정되어 1.9%의 출력 효율과 87.5 kW의 첨두 출력을 나타내었다.

• 한국통신학회논문지
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• 제37A권11호
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• pp.993-1000
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• 2012

본 논문에서는 리프팅 기반의 하드웨어 효율이 100%가 되는 2차원 이산 웨이블릿 변환 필터 구조를 제안한다. 전체구조는 (9,7) 필터를 적용하였으며, 필터의 길이에 따라 확장 및 축소가 가능하다. 본 연구에서 제안하는 새로운 스케줄링은 블록기반으로 수행하며 하위 레벨을 수행할 조건이 충족되면 바로 해당레벨을 수행하므로 중간 값을 저장해야 하는 시간이 짧아지며, 따라서 이를 위한 레지스터 양을 최소화할 수 있다. 제안된 스케줄링에 맞는 입력을 조절하기 위해 그에 적절한 DFC(Data Format Converter)와 DCU(Delay Control Unit)구조를 설계하였다. 입력 영상이 $N{\times}N$이고 m을 필터 길이라고 할 때, 필요한 저장공간은 2mN이다. 인접한 4개의 데이터를 동시에 입력 받아 동시에 행 방향과 열 방향 DWT를 수행하므로 J가 분해 레벨이라고 할 때 총 $N^2(1-2^{-2J})/3$ 사이클이 소요된다.

• 한국수자원학회논문집
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• 제53권11호
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• pp.985-997
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• 2020

SWAT (Soil Water Assessment Tool)-MODFLOW은 준분포형 연속강우유출모형과 분포형 지하수 모형을 결합한 모델이다. 본 연구는 남한강에 위치한 복하천 유역의 지하수에 대해 SWAT과 SWAT-MODFLOW의 모의결과를 비교평가 하였다. 두 모델간의 비교에 앞서 각 모델은 유역 내 흥천 수위 관측소의 일별 유출량 자료와 율현 지하수위 관측데이터의 9년(2009 ~ 2017년)의 자료로 보정 및 검증되었다. SWAT의 경우 기저유량과 감수위에 영향을 주는 GW_DELAY, GWQMN과 ALPHA_BF를 이용하여 보정하였고 그 결과 결정계수(R²)는 0.70, Nash-sutcliffe 모델효율(NSE_Q, NSE_inQ)은 각각 0.73, -0.1을 나타냈다. SWAT-MODFLOW의 경우는 토양속성별 대수층 수리전도도(K, m/day), 비저류량(S_s, 1/m), 비산출량(S_y) 및 유효토심(m) 자료가 추가로 적용되었다. 동일 기간의 모의 결과 R², NSE_Q, NSE_inQ는 각각 0.69, 0.74, 0.51을 나타냈다. 특히, SWAT-MODFLOW 적용결과 대수층의 수리지질학적 자료 입력을 통해 저유량 모의가 상당히 개선되었다. SWAT과 SWAT-MODFLOW의 총 유출량은 각각 718.6 mm, 854.9 mm이며 기저유량은 각각 342.9 mm, 423.5 mm로 산정되었다.

• 대한전자공학회논문지SD
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• 제40권12호
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• pp.72-79
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• 2003

본 논문에서는 CMOS 다치 논리회로를 이용한 32×32 Modified Booth 곱셈기를 제시하였다. 이 곱셈기는 Radix-4 알고리즘을 이용하였으며, 전류모드 CMOS 4차 논리회로로 구현하였다. 설계한 곱셈기는 트랜지스터 수를 기존의 전압 모드 2진 논리 곱셈기에 비해 63.2%, 이전의 다치 논리 곱셈기에 비해 37.3% 감소시켰다. 이 곱셈기는 내부 구조를 규칙적으로 배열하여 확장성을 갖도록 하였다. 설계한 회로는 3.3V의 공급전압과 단위전류 10㎂를 사용하여, 0.3㎛ CMOS 기술을 이용하여 구현하였으며 HSPICE를 사용하여 검증하였다. 시뮬레이션 결과, 설계한 곱셈기는 5.9㎱의 최대 전달지연시간과 16.9mW의 평균 전력소모 특성을 갖는다.

• 지구물리
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• 제9권4호
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• pp.343-349
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• 2006

소양댐 상류의 미고결 퇴적물 분포를 파악하기 위하여, 길이 94 m의 5개 측선을 따라 2 m 간격으로 204 ms동안 탄성파 자료를 기록하였다. 기록된 자료를 초동주시 토모그래피 역산법과 지연시간법으로 처리하여 조사지의 퇴적물 분포를 종합적으로 구명하였다. 기반암은 평균 14 m 깊이로 비교적 평탄하게 분포하며, 산사면이 있는 남동쪽으로 상승한 형태를 보인다. 이 기반암을 댐 건설 이전에 형성된 기존 퇴적물이 덮고 있으며, 주로 호수 생성 이전에 형성된 토양이나 사질 퇴적물로 구성되어 있다. 최상부층인 최신 퇴적물은 호수 생성 이후 유입된 부유 퇴적물 기원의 이질 퇴적층으로, 하류지역보다 두꺼운 평균 1.6 m 두께로 쌓여 있다.

• 한국지구물리탐사학회:학술대회논문집
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• 한국지구물리탐사학회 2006년도 공동학술대회 논문집
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• pp.125-130
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• 2006

풍암분지 내에 위치한 시험시추공을 중심으로 서로 직각인 2개 측선을 따라 획득한 지표 굴절법 및 원거리 수직탄성파 자료의 초동을 토모그래피 방식으로 동시에 역산하였다. 지표 탄성파자료는 48개 타격점에서 5kg 해머로 발생시킨 지진파를 3 m 간격 21개 지표지오폰과 1개 3성분 공내지오폰으로, 수직탄성파 자료는 수평거리 $-19.5{\sim}+19.5\;m$ 범위에서 해머로 발생한 지진파를 공내 $9{\sim}99\;m$ 깊이구간에서 3성분으로 각각 기록하였다. 지진파총 자료를 이용하여 지표 굴절파자료의 지연시간을 보정한 후, 지표 및 시추공 초동자료를 동시에 역산하고 속도 토모그램을 작성하였다. 속도 토모그램은 시추공 위치에서 속도 750 m/s 이하의 표토층이 1.8 m 두께로 분포하며, 신선한 암석층이 깊이 12 m 정도부터 존재함을 보인다. 깊이 $31{\sim}40\;m$ 구간에서 5353m/s의 암석층 속도는 깊이 $65{\sim}73\;m$ 구간에서 4262 m/s로 변한다. 시추코아 자료와 비교할 때, 이러한 큰 속도변화는 암종 및 파쇄의 영향인 것으로 판단된다.

• Journal of information and communication convergence engineering
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• 제3권3호
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• pp.142-145
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• 2005

In this paper, a new programmable DLL (delay locked loop) based clock synthesizer is proposed. DLL has several inherent advantages, such as no phase accumulation error, fast locking and easy integration of the loop filter. This paper proposes a new programmable DLL that includes a PFD(phase frequency detector), a LSI(lock status indicator), and a VCDL(voltage controlled delay line) to generate multiple clocks. It can generate clocks from 3 to 9 times of input clock with $2{\mu}s$ locking time. The proposed DLL operating in the frequency range of 300MHZ-900MHz is verified by the HSPICE simulation with a $0.35{\mu}m$ CMOS process.

• 전자공학회논문지B
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• 제32B권9호
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• pp.62-70
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• 1995

In some practical applications of the LMS Algorithm the coefficient adaptation can be performed only after some fixed delay. The resulting algorithm is known as the Delayed Least Mean Square (DLMS) algorithm in the literature. There exist analyses for this algorithm, but most of them are based on the unrealistic independence assumption between successive input vectors. Inthis paper we consider the DLMS algorithm with decreasing step size .mu.(n)=n/a, a>0 and prove the almost-sure convergence ofthe weight vector W(n) to the Wiener solution W$_{opt}$ as n .rarw. .inf. under the mixing unput condition and the satisfaction of the law of large numbers. Computer simulations for decision-directed adaptive equalizer with decoding delay are performed to demonstrate the functioning of the proposed algorithm.m.