• 한국산학기술학회논문지
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• 제4권4호
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• pp.434-440
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• 2003

Jacquin에 의해 프랙탈 이론을 이용한 영상 부호화 기법이 소개된 이래로, Fisher와 Beaumont 등에 의하여 낮은 비트율에서도 우수한 화질을 제공하는 프랙탈 영상 압축 기법들이 다수 제안되었다. 그러나 기존에 고안된 기법들이 갖고 있는 하나의 문제점은 복호화가 반복 처리를 통해 구현되며 그 복잡도가 각각의 영상에 따라 상이하다는 것이다. 본 논문에서는 복호 시간을 단축시키기 위해 반복 변환이 필요 없는 프랙탈 영상 복호 알고리즘을 제안하고자 한다. 제안된 방법은 복호기에서 사용할 초기 영상과 동일한 코드북 영상을 부호기에 보유하고 있는 상태에서 부호화 과정에서는 이 코드북 영상과 부호화하려는 영상의 유사성을 찾아 프랙탈 계수를 구한다. 이후, 복호화 과정에서는 수신된 프랙탈 계수와 기설정된 초기 영상을 이용하여 반복 변환 없이 한 번에 영상을 복호함으로써 복호 시간을 현저하게 단축시킬 수 있었다.

• 한국통신학회논문지
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• 제21권8호
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• pp.2063-2076
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• 1996

In this thesis, in order to apply a punctured convolutional codes to the trellis coded modulation(TCM), an efficient punctured trellis coded modulation(PTCM) based on the decomposition of the metric into orthogonal components is presented. Also, a simulation is performed in an additive white Gaussian noise(AWGN) and a rician fading channel modeling the mobile satellite channel. The PTCM combines punctured convolutional coding with MPSK modulation to provide a large coding gain in a power-limited or bandwidth-limited channel. However, in general the use of the punctured convolutional code structure in the decoder results in a performance loss in comparison to trellis codes, due to difficulties in assigning metrics. But, the study shows no loss in performance for punctured trellis coded MPSK in comparison to TCM, and what is more, the punctured convolutional codes results in some savings in the complexity of Viterbi decoders, compared to TCM of the same rate. Also, the results shows that the punctured trellis coded .pi./8 shift 8PSK is an attractive scheme for power-limited and band-limited systems and especially, the Viterbi decoder with first and Lth phase difference metrics improves BER performance by the mobile satellite channel.

• 한국통신학회논문지
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• 제29권3A호
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• pp.324-330
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• 2004

본 논문에서는 STBC (space tine block codes)의 채널 정보를 이용하여 TCM(Trellis Coded Modulation) 복호기의 연산량을 감소시키는 복호 방법을 제안하였고 이를 하드웨어로 설계 및 검증한 결과를 제시한다. 제안한 방법은 바이어스 포인트 설정을 이용하여 부집합에 n개의 시그널 포인트가 존재할 경우 실제 TCM 복호기에서 연산되는 가지 값을 부집합에서 1개의 시그널 포인트만 필요로 한다. 그러므로 바이어스 포인트 설정을 사용하여 가장 가까운 시그널 포인트를 미리 찾아내어 연산량을 l/n로 줄일 수 있다. 16QAM 8subset 경우에 AED (absolute euclidean distance)연산을 하게 되면 곱셈은 37％, 가감산 41％, 비교는 25％의 연산량 감소 효과가 있다. 또한 본 논문에서는 제안된 STBC와 TCM이 결합된 복호기의 하드웨어 합성 결과를 제시한다. 논리 합성 결과 약 87.6K개의 게이트가 요구됨을 확인하였다.

• Journal of electromagnetic engineering and science
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• 제11권4호
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• pp.239-249
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• 2011

In this paper, we propose a reliable $8{\times}8$ up-down switching polar relay code based on 3GPP LTE standard, motivated by 3GPP LTE down link, which is 30 bps/Hz for $8{\times}8$ MIMO antennas, and by Arikan's channel polarization for the frequency selective fading (FSF) channels with the generator matrix $Q_8$. In this scheme, a polar encoder and OFDM modulator are implemented sequentially at both the source node and relay nodes, the time reversion and complex conjugation operations are separately implemented at each relay node, and the successive interference cancellation (SIC) decoder, together with the cyclic prefix (CP) removal, is performed at the destination node. Use of the scheme shows that decoding at the relay without any delay is not required, which results in a lower complexity. The numerical result shows that the system coded by polar codes has better performance than currently used designs.

• 한국전자파학회논문지
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• 제15권1호
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• pp.81-88
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• 2004

3GPP 표준의 오류 정정 부호 기법 중의 하나로 채택된 turbo 부호는 그 성능이 Shannon이 제시하는 이론적 한계 값에 근사하기 때문에 많은 관심을 받고 있다. 그러나 계산상의 복잡함과 많은 메모리를 요구한다는 단점이 있고 이를 보완할 수 있는 Log-MAP, Max-Log-MAP, SOVA, sliding window 알고리즘 등이 제안되었다. 본 논문에서는 turbo복호 알고리즘을 부동 소수점 연산과 고정 소수점 연산을 이용하여 구현하였을 때 성능을 해석하였다. 그리고 Log-MAP 알고리즘의 성능에 근사하는 효율적인 고정 소수점 구현 방법을 제안하였다. 이 방법을 Log-MAP과 sliding window 알고리즘에 적용하여 성능을 분석하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.486-489
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• 2010

IEEE 802.11n WLAN 표준의 블록길이 1,944비트, 부호화율 1/2을 지원하는 layered LDPC 복호기 프로세서를 설계하였다. 하드웨어 복잡도 감소를 위해 최소합 알고리듬과 layered 구조를 적용하였으며, 최소합 알고리듬의 특징을 이용하여 검사노드 메모리의 용량을 기존의 방법보다 75% 감소시켰다. 설계된 프로세서는 200,400 게이트와 19,400비트의 메모리로 구현되었으며, FPGA 구현을 통해 하드웨어 동작을 검증하였다. Xilinx사의 Virtex-4 FPGA XC4vlx25 디바이스로 합성한 결과 120 MHz 클록으로 동작하여 약 200 Mbps의 성능을 나타내었다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제18권1호
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• pp.1-14
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• 2024

Time-series forecasting is extensively used in the actual world. Recent research has shown that Transformers with a self-attention mechanism at their core exhibit better performance when dealing with such problems. However, most of the existing Transformer models used for time series prediction use the traditional encoder-decoder architecture, which is complex and leads to low model processing efficiency, thus limiting the ability to mine deep time dependencies by increasing model depth. Secondly, the secondary computational complexity of the self-attention mechanism also increases computational overhead and reduces processing efficiency. To address these issues, the paper designs an efficient multi-layer attention-based time-series forecasting model. This model has the following characteristics: (i) It abandons the traditional encoder-decoder based Transformer architecture and constructs a time series prediction model based on multi-layer attention mechanism, improving the model's ability to mine deep time dependencies. (ii) A cross attention module based on cross attention mechanism was designed to enhance information exchange between historical and predictive sequences. (iii) Applying a recently proposed sparse attention mechanism to our model reduces computational overhead and improves processing efficiency. Experiments on multiple datasets have shown that our model can significantly increase the performance of current advanced Transformer methods in time series forecasting, including LogTrans, Reformer, and Informer.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 춘계종합학술대회 A
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• pp.93-96
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• 2008

부호화율과 구속장을 선택적으로 지정할 수 있는 다중 표준용 파라미터화된 비터비 복호기의 효율적인 설계에 대해 기술한다. 설계된 비터비 복호기는 부호화율 1/2과 1/3, 구속장 7과 9를 지원하여 4가지 모드로 동작하도록 파라미터화된 구조로 설계되었으며, 각 동작모드에서 공통으로 사용되는 블록들의 공유가 극대화되는 회로구조를 적용하여 면적과 전력소모가 최소화되도록 하였다. 또한, one-point 역추적 알고리듬에 최적화된 ACCS (Accumulate-Subtract) 회로를 적용하여 완전 병렬구조에 비해 ACCS 회로의 면적을 약 35% 감소시켰다. 설계된 비터비 복호기 코어는 0.35-um CMOS 셀 라이브러리로 합성하여 79,818 게이트와 25,600비트의 메모리로 구현되었으며, 70 MHz 클록으로 동작하여 105 Mbps의 성능을 갖는다.

• 한국통신학회논문지
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• 제32권9C호
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• pp.801-809
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• 2007

LDPC 부호는 4G 이동통신 시스템에 적합한 오류 정정 부호이다. 그러나 알고리듬의 특성상 좋은 BER 성능을 위해서는 반복 복호에 의한 많은 연산량이 요구된다. 본 논문에서는 복호지연과 전력 소모에 대한 복호기의 성능을 증가시키기 위하여 반복 복호 횟수를 줄이는 알고리듬에 대하여 제안한다. 제안된 알고리듬은 현재 LLR 복호값과 이전 LLR 복호값 사이의 변화를 측정하고 변화 방향을 예측하며, 패리티 검사식을 만족시켜 수렴속도를 높이도록 LLR 값의 sign 비트를 반전시킨다. 실험결과, 제안한 방법은 BER 성능의 감소 없이 반복 복호 횟수를 약 33% 정도 줄이는 것이 가능하며 감소된 반복 복호 횟수에 비례하여 소모 전력도 감소시킬 수 있다.

• 대한전자공학회논문지SD
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• 제48권11호
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• pp.18-26
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• 2011

본 논문에서는 IEEE 802.11n 무선 랜 표준의 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC 복호기를 설계하였다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계 되었으며, 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용함으로써 기존방법에 비해 검사노드 메모리 용량을 47% 감소시켰다. Matlab 모델링과 시뮬레이션을 통해 고정소수점 비트 폭이 LDPC 복호기의 복호성능에 미치는 영향을 분석하고, 이를 통해 최적의 하드웨어 설계조건을 도출하여 반영하였다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 0.18-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 MHz@2.5V로 동작하여 164~212 Mbps의 성능을 갖는 것으로 평가되었다.