• 방송공학회논문지
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• 제16권5호
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• pp.722-737
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• 2011

본 논문에서는 MPEG-2 TS (transport stream)를 포함하는 TCP 패킷들을 유무선 인터넷 환경에서 프로그레시브 스트리밍 서비스를 통해 클라이언트로 전달할 때 발생하게 되는 네트워크 jitter 를 추정하는 기법을 제안한다. 추정된 네트워크 jitter의 크기를 바탕으로 네트워크 jitter를 흡수할 수 있는 수신측에서 필요한 de-jitter 버퍼링 시간을 계산할 수 있다. 이를 위해서 TS 패킷에 기록되어 있는 PCR (program clock reference) 정보를 활용하여 TCP 패킷 헤더의 optional 필드에 jitter 크기 추정에 필요한 새로운 타임스탬프 정보를 생성한다. 제안된 de-jitter 버퍼링 기법을 IP 망을 통한 프로그레시브 스트리밍 서비스에 활용할 경우 기존의 T-STD 버퍼 모델의 동작 원리를 그대로 따를 수 있게 되어 기존의 T-STD 버퍼 모델을 수정 없이 활용할 수 있다. 제안된 기법은 최근에 국제표준으로 개발된 MPEG DASH (dynamic adaptive streaming over HTTP) 기술에 응용될 수 있다.

• Journal of Communications and Networks
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• 제8권1호
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• pp.8-12
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• 2006

Master-slave (M-S) strategies implemented with chain circuits are the main option in order to distribute clock signals along synchronous networks in several telecommunication and control applications. Here, we study the two types of masterslave chains: Without clock feedback, i.e., one-way master-slave (OWMS) and with clock feedback, i.e., two-way master-slave (TWMS) considering the slave nodes as second-order phase-locked loops (PLL) for several types of loop low-pass filters.

• 정보보호학회논문지
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• 제23권5호
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• pp.867-871
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• 2013

본 논문은 VoIP(Voice over IP) 서비스에서 사용자의 체감 음성 품질을 결정하는 중요한 요소에 해당되는 지터와 지터를 제거하기 위한 지터 버퍼 알고리즘에 대해서 설명한다. 지터 버퍼의 종류는 크게 고정형(Fixed) 지터 버퍼와 적응형(Adpative) 지터 버퍼, 두 종류로 나누어지며, 적응형 지터 버퍼는 다시 타임 방식과 이벤트 방식으로 다시 나누어지는데, 지터 버퍼 알고리즘의 분석을 통해서 성능 향상 방안을 제안한다.

• 전자공학회논문지
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• 제52권4호
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• pp.125-132
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• 2015

PCI Express는 고속 차동신호를 사용한 점대점(point-to-point) 프로토콜로 시스템 설계 시 Eye Diagram을 통한 신호의 손실(Loss)과 지터(Jitter) 분석이 필요하다. 특히 PCI Express Gen3 물리 신호는 8Gbps의 고속 직렬신호로 고속신호분석에 의한 시스템 설계가 반드시 요구된다. 본 논문은 PCI Express Gen3 서버 연결망 스위치카드 시스템 제작을 통하여 고속 직렬신호의 토폴로지 추출, 채널분석, 채널의 S-파라미터 추출 및 송수신 버퍼를 포함한 시스템의 신호분석 시뮬레이션을 다룬다. 채널의 손실을 보안하기 위해 수신단 Eye diagram 분석을 통하여 송신 버퍼의 이퀄라이저 파라미터를 조정하여 송신단 최적의 De-emphasis와 Preshoot 파라미터 값을 시뮬레이션을 통하여 찾고 있다.

• 대한전자공학회논문지SD
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• 제42권9호
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• pp.35-40
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• 2005

본 논문에서는 1.6Gb/s에서 동작하는 digitally controlled phase-locked loop (DCPLL)를 제안한다. DCPLL은 일반적인 아날로그 PLL과 tracking analog-to-digital 변환기를 결합한 구조이다. 제안한 DCPLL에서는 tracking ADC의 출력이 voltage controlled oscillator (VCO)의 제어 전압을 생성한다. 일반적으로 사용되는 digital PLL (DPLL)은 digitally controlled oscillator (DCO)와 time-to-digit converter (TDC)로 구성된다 DCO와 TDC를 사용한 DPLL은 시간 스텝이 작을 수 록 jitter 특성이 향상되지만 전력소모는 커진다. 이 논문에서 제안한 DCPLL은 DPLL의 핵심요소인 DCO와 TDC를 사용하지 않았기 때문에 jitter, 면적, 전력소모 측면에서 유리하다. DCPLL은 $0.18\mu$m 4-metal CMOS공정을 이용하여 제작하였고 면적은 1mm $\times$0.35mm를 차지한다. 1.8V 단일 전원전압으로 정상동작에서는 59mW, power-down 모드에서는 $984\mu$W 전력을 소모하고 16.8ps rms jitter를 갖는다.

• 말소리와 음성과학
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• 제2권4호
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• pp.75-82
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• 2010

Many previous studies based on respiratory characteristics of Idiopathic Parkinson's Diseases (IPD) patients have not controlled related factors appropriately. Accordingly, these studies produced discordant results. Furthermore, there is currently a lack of studies that can provide precise explanations on the characteristics of respiration and phonation. This study included a total of 40 subjects: 20 mixed gender de novo IPD patients ranging in age from 50 to 80 (Hoehn & Yahr stage 1~3), and 20 normal subjects with similar matches for age and gender. All participants were controlled based on their gender, age, height, weight, vocal fold function, cognitive abilities, and depression factors. K-MMSE (Korean-Mini Mental State Examination), nVHI-10 (new Voice Handicap Index), and KGDS (Korean Form of Geriatric Depression Scale) were evaluated to select this study subjects. In order to compare respiratory functions between the two groups, FVC, FEV1, and FEV1/FVC were measured using microQuark, a PC-based spirometer. CSL was used by measure MPT and PAS was used to measure MFR. To investigate the characteristics of phonation ability, CSL was used to measure jitter and shimmer, while PAS was used to measure Psub. In order to compare the respiratory function averages and phonation ability between the two groups, statistical analysis was conducted using SPSS (version 12.0). The results of this study showed that most de novo IPD patients were included in the normal average range of respiratory and phonatory ability. But the respiratory and phonatory ability of de novo IPD patients showed lower tendency as compared with the normal group. When the average of respiratory and phonatory ability among the gender was compared, the difference of males was greater than the difference of females.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.19-24
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• 2007

최근 대용량 데이터 전송이 이루어지면서 하드웨어의 복잡성과 전력, 가격 등의 이유로 인하여 입력데이터와 클럭을 함께 수신 단으로 전송하는 병렬버스 기법보다는 시리얼 링크 기법이 메모리 인터페이스에 많이 사용되고 있다. 시리얼 링크 기법은 병렬버스 기법과는 달리 클럭을 제외한 데이터 정보만을 수신단으로 보내는 방식이다. 클럭 및 데이터 복원 회로(clock and data recovery 혹은 CDR)는 시리얼 링크의 핵심 블록으로, 본 논문에서는 그래픽 DRAM 인터페이스용의 5.4Gb/s half-rate bang-bang 클럭 및 데이터 복원회로를 설계하였다. 이 회로는 half-rate bang-bang 위상검출기, current-mirror 전하펌프, 이차 루프필터, 및 4단의 차동 링타입 VCO로 구성되었다. 위상 검출기의 내부에서 반 주기로 DeMUX된 데이터를 복원할 수 있게 하였고, 전체 회로의 용이한 검증을 위해 MUX를 연결하여, 수신된 데이터가 제대로 복원이 되는지를 확인하였다. 설계한 회로는 66㎚ CMOS 공정파라미터를 기반으로 설계 및 layout하였고, post-layout 시뮬레이션을 위해 5.4Gb/s의 $2^{13}-1$ PRBS 입력데이터를 사용하였다. 실제 PCB 환경의 유사 기생성분을 포함하여 시뮬레이션 한 결과, 10psRMS 클럭 지터 및 $40ps_{p-p}$ 복원된 데이터 지터 특성을 가지고, 1.8V 단일 전원전압으로부터 약 80mW 전력소모를 보인다.

• 대한전자공학회논문지SD
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• 제44권3호
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• pp.52-58
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• 2007

본 논문은 FPD(Flat Panel Display)용 TCON(Timing Controller) 칩의 PLL에 관한 것이다. 최근 TCON에서는 $8\sim135MHz$의 넓은 주파수 영역 동작을 위한 PLL을 요구하고 있다. 이것을 만족시키기 위하여, 새로운 구조의 V-I 변환기 회로를 설계하였다. 새로운 구조의 V-I 변환기는 VCO의 동작 주파수 범위를 결정하는 최소/최대 전류 비율을 최대한 증가시켰고 또한 VCO의 선형성도 보장하였다. 측정 결과 $8\sim135MHz$내에서 100ps 근처의 RMS 지터을 가짐으로 FPD용 TCON칩의 IP로 적합한 특성을 가지게 되었다. 설계된 회로는 TSMC 0.25um 1-poly 3-metal CMOS 공정으로 구현하였으며, 2.5V 공급 전원에서 $8\sim135MHz$로 동작하도록 설계 하였다.

• 대한전자공학회논문지SD
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• 제48권4호
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• pp.39-50
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• 2011

본 논문에서는 패널 내부 인터페이스의 하나인 2세대 AiPi+의 클록-데이터 복원 회로(Clock & Data Recovery)를 제안하였다. 제안하는 클록-데이터 복원 회로의 속도는 기존 AiPi+ 보다 빠른 1.25 Gbps 로 향상되었으며 다중 위상 클록을 생성하기 위하여 Delay-Locked Loop(DLL)를 사용하였다. 본 논문에서는 패널 내부 인터페이스의 저전력, 작은 면적의 이슈를 만족하는 클록-데이터 복원 회로를 설계하였다. 매우 간단한 방법으로 자동적으로 Harmonic-locking 문제를 해결할 수 있는 주파수 검출기 구조를 제안하여 기존 주파수 검출기(Frequency Detector)의 복잡도, 전류 소모, 그리고 외부 인가에 따른 문제를 개선하였으며, 전압 제어 지연 라인(Voltage Controlled Delay Line) 에서 상승/하강 시간 차이에 따른 에지의 사라짐 현상을 막기 위해서 펄스 폭의 최대치를 제한하는 펄스 폭 오류 보정 방법을 사용하였다. 제안하는 클록-데이터 복원 회로는 CMOS 0.18 ${\mu}m$ 공정으로 제작되었으며 면적은 $660\;{\mu}m\;{\times}\;250\;{\mu}m$이고, 공급 전압은 1.8 V이다. Peak-to-Peak 지터는 15 ps, 입력 버퍼, 이퀄라이저, 병렬화기를 제외한 클록-데이터 복원 회로의 소모 전력은 5.94 mW 이다.