• 마이크로전자및패키징학회지
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• 제17권4호
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• pp.73-76
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• 2010

A two-facet approach was used to investigate the parametric performance of functional high-speed DDR3 (Double Data Rate) DRAM (Dynamic Random Access Memory) die placed in different types of BGA (Ball Grid Array) packages: wire-bonded BGA (FBGA, Fine Ball Grid Array), flip-chip (FCBGA) and lead-bonded $microBGA^{(R)}$. In the first section, packaged live DDR3 die were tested using automatic test equipment using high-resolution shmoo plots. It was found that the best timing and voltage margin was obtained using the lead-bonded microBGA, followed by the wire-bonded FBGA with the FCBGA exhibiting the worst performance of the three types tested. In particular the flip-chip packaged devices exhibited reduced operating voltage margin. In the second part of this work a test system was designed and constructed to mimic the electrical environment of the data bus in a PC's CPU-Memory subsystem that used a single DIMM (Dual In Line Memory Module) socket in point-to-point and point-to-two-point configurations. The emulation system was used to examine signal integrity for system-level operation at speeds in excess of 6 Gb/pin/sec in order to assess the frequency extensibility of the signal-carrying path of the microBGA considered for future high-speed DRAM packaging. The analyzed signal path was driven from either end of the data bus by a GaAs laser driver capable of operation beyond 10 GHz. Eye diagrams were measured using a high speed sampling oscilloscope with a pulse generator providing a pseudo-random bit sequence stimulus for the laser drivers. The memory controller was emulated using a circuit implemented on a BGA interposer employing the laser driver while the active DRAM was modeled using the same type of laser driver mounted to the DIMM module. A custom silicon loading die was designed and fabricated and placed into the microBGA packages that were attached to an instrumented DIMM module. It was found that 6.6 Gb/sec/pin operation appears feasible in both point to point and point to two point configurations when the input capacitance is limited to 2pF.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2001년도 3rd Korea-Japan Advanced Semiconductor Packaging Technology Seminar
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• pp.121-145
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• 2001

Chip Size Packages (CSP) are now widely used in high speed DRAM. The major driving farce of CSP development is its superior electrical performance than that of conventional package. However, the power dissipation of high speed DRAM like DDR or RAMBUS DRAM chip reaches up to near 2W. This fact makes the thermal management methods in DRAM package be more carefully considered. In this study, the thermal performances of 3 type CSPs named $\mu-BGA$^{TM}$$ $UltraCSP^{TM}$ and OmegaCSP$^{TM}$ were measured under the JEDEC specifications and their thermal characteristics were of a simulation model utilizing CFD and FEM code. The results show that there is a good agreement between the simulation and measurement within Max. 10% of $\circledM_{ja}$. And they show the wafer level CSPs have a superior thermal performance than that of $\mu-BGA.$ Especially the analysis results show that the thermal performance of wafer level CSPs are excellent fur modulo level in real operational mode without any heat sink.

• 마이크로전자및패키징학회지
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• 제19권4호
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• pp.45-50
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• 2012

A family of multi-die DRAM packages was developed that incorporate the full functionality of an SODIMM into a single package. Using a common ball assignment analogous to the edge connector of an SODIMM, a broad range of memory types and assembly structures are supported in this new package. In particular DDR3U, LPDDR3 and DDR4RS are all supported. The center-bonded DRAM use face-down wirebond assembly, while the peripherybonded LPDDR3 use the face-up configuration. Flip chip assembly as well as TSV stacked memory is also supported in this new technology. For the center-bonded devices (DDR3, DDR4 and LPDDR3 ${\times}16$ die) and for the face up wirebonded ${\times}32$ LPDDR3 devices, a simple manufacturing flow is used: all die are placed on the strip in a single machine insertion and are sourced from a single wafer. Wirebonding is also a single insertion operation: all die on a strip are wirebonded at the same time. Because the locations of the power signals is unchanged for these different types of memories, a single consolidated set of test hardware can be used for testing and burn-in for all three memory types.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2003년도 International Symposium
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• pp.109-119
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• 2003

o In order to start SIP Project .Marketing (& ASIC team) should present biz planning, schedule, device/SIP specs., in SIP TFT prior to request SIP development for package development project. .In order to prevent (PCB) revision, test, burn-in, & quality strategy should be fixed by SIP TFT (PE/Test, QA) prior to request for PKG development. .Target product price/cost, package/ test cost should be delivered and reviewed. o Minimum Information for PCB Design, Package Size, and Cost .(Required) package form factor: size, height, type (BGA, QFP), Pin count/pitch .(Estimated) each die size including scribe lane .(Estimated) pad inform. : count, pitch, configuration(in-line/staggered), (open) size .(Estimated) each device (I/O & Core) power (especially for DRAM embedded SIP) .SIP Block diagram, and net-list using excel sheet format o Why is the initial evaluation important\ulcorner .The higher logic power resulted in spec. over of DRAM Tjmax. This caused business drop longrightarrow Thermal simulation of some SIP product is essential in the beginning stage of SIP business planning (or design) stage. (i.e., DRAM embedded SIP) .When SIP is developed using discrete packages, the I/O driver Capa. of each device may be so high for SIP. Since I/O driver capa. was optimized to discrete package and set board environment, this resulted in severe noise problem in SIP. longrightarrow In this case, the electrical performance of product (including PKG) should have been considered (simulated) in the beginning stage of business planning (or design).

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2001년도 추계 기술심포지움
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• pp.209-212
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• 2001

DRAM과 Logic을 하나의 칩 위에 제조하기 위한 EDL (Embedded DRAM and Logic) 기술에 코발트 실리사이드가 접촉저항을 낮추기 위해 사용된다. 본 연구에서는 코발트 실리사이드 제조에 사용되는 보호막이 CMOS 소자의 전기적 특성에 미치는 영향을 조사하였다. EDL 제조공정이 완전히 진행된 소자에 적용된 실리사이드가 누설전류에 미치는 영향을 비교하였다. 또한 실리사이드 보호막이 전기적 신호의 delay에 미치는 영향을 평가하기 위해, 99개의 CMOS 인버터가 직렬연결되어 있는 평가패턴을 사용하였다. 이상의 결과로 TiN 보호막이 pMOSFET의 전류전달 능력과 그 결과로 생기는 속도지연 측면에서 Ti 보호막보다 우수함을 알 수 있었다.

• 마이크로전자및패키징학회지
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• 제25권3호
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• pp.61-66
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• 2018

본 연구에서는 DRAM 제조 집적공정의 금속배선으로 사용하는 구리의 자기 열처리(self-annealing) 후 박막 특성 변화에 대한 연구를 진행하였다. 구리를 증착하고 상온에서 시간이 경과하면 구리가 성장하여 결정체 크기 변화가 생기는데 이를 자기 열처리라고 부른다. 구리 금속의 증착은 전기 도금법(electroplating)을 사용하였다. 구리 도금액으로 유기 첨가물이 다른 두 가지 시료인 기준 도금액과 평가 도금액 두 용액에 대해 평가 하였다. 자기 열처리 시간이 경과함에 따라 시간에 대해 면 저항 값의 변화가 없는 영역과 이후 급격하게 떨어지는 구간으로 나누어지고 최종적으로 포화면 저항 값을 보인다. 최종적인 면 저항 값은 초기 값 대비 20% 개선 효과를 보인다. 평가 전해액의 자기 열처리 효과가 기준 용액 대비 더 빠른 시간 안에 이루어졌는데 이는 유기 첨가물의 차이 때문이다. 개선의 효과 분석으로 TEM 장비를 이용하여 결정체 변화를 관찰하였고 자기 열처리 공정에 의해 효과적인 결정체 성장이 이루어졌음을 발견했다. 또한 단면 TEM 측정 결과 자기 열처리 된 시료는 전류 방향으로의 결정체 경계면 숫자가 줄어드는 bamboo 구조를 보인다. 열적 열하 특성(thermal excursion characteristics) 측정 결과 고온 열처리 대비 자기 열처리 시료가 hillock 특성이 보이지 않고 이는 박막의 신뢰성 특성을 향상 시킨다. Electron backscattered diffraction (EBSD) 측정 결과 결정체가 $2{\mu}m$까지 성장한 결정체를 관찰하였고 스트레스에 의한 void를 억제하는데 유리한 (100) 면 비중이 증가하는 방향으로 결정체 성장이 이루어짐을 알 수 있다.

• 마이크로전자및패키징학회지
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• 제25권3호
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• pp.31-36
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• 2018

본 연구에서는 DRAM 소자의 Pressure Cooker Test (PCT) 신뢰성 평가 후 발생한 불량 원인에 대한 연구를 진행하였다. 불량 시료의 물리적 관측 결과 변색, Al의 부식 및 손실, 그리고 금속 간 중간 절연막 박리 등이 관측되었다. 추가 물리적 화학적 분석 결과 비정상적인 물질인 $Al_XO_Y$ 층을 발견하였다. 불량 원인을 파악 하기 위해 package ball 크기 실험 및 보호막 pin hole 등의 연관성 실험을 진행하였으나 원인으로 판명되지 않았다. 또한 EMC 물질에 포함되어 있는 Cl에 의한 Al 할로겐화 평가를 진행하였다. 진행 결과 약간의 개선 효과를 보였지만 완벽한 문제 해결을 이루어 내지 못했다. Galvanic corrosion 가능성 가설을 세웠고, 면밀한 분석 결과 pad open 지역에서 Ti 잔존물을 발견할 수 있었다. 검증 실험으로 repair 식각 분리 실험을 진행하여 개선 효과를 보았다. 개선 된 조건에서 PCT 신뢰성 기준치를 만족 하는 결과를 얻었다. 금번 PCT 불량 메카니즘은 다음과 같이 설명할 수 있다. 공정 repair etch시 Ti 잔류물이 남아 Galvanic 메커니즘에 의해 Al이 이온화 된다. 이온화 된 Al이 후속 PCT 신뢰성 측정 시 $H_2O$와 반응하여 비 정상 물질인 $Al_XO_Y$를 생성하였다.

• 마이크로전자및패키징학회지
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• 제19권3호
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• pp.37-41
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• 2012

Cu 본딩을 이용한 웨이퍼 레벨 적층 기술은 고밀도 DRAM 이나 고성능 Logic 소자 적층 또는 이종소자 적층의 핵심 기술로 매우 중요시 되고 있다. Cu 본딩 공정을 최적화하기 위해서는 Cu chemical mechanical polishing(CMP)공정 개발이 필수적이며, 본딩층 평탄화를 위한 중요한 핵심 기술이라 하겠다. 특히 Logic 소자 응용에서는 ultra low-k 유전체와 호환성이 좋은 Ti barrier를 선호하는데, Ti barrier는 전기화학적으로 Cu CMP 슬러리에 영향을 받는 경우가 많다. 본 연구에서는 웨이퍼 레벨 Cu 본딩 기술을 위한 Ti/Cu 배선 구조의 Cu CMP 공정 기술을 연구하였다. 다마싱(damascene) 공정으로 Cu CMP 웨이퍼 시편을 제작하였고, 두 종류의 슬러리를 비교 분석 하였다. Cu 연마율(removal rate)과 슬러리에 대한 $SiO_2$와 Ti barrier의 선택비(selectivity)를 측정하였으며, 라인 폭과 금속 패턴 밀도에 대한 Cu dishing과 oxide erosion을 평가하였다.