• JSTS:Journal of Semiconductor Technology and Science
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• 제8권1호
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• pp.98-103
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• 2008

1T1C DRAM has been facing technological and physical constraints that make more difficult their further scaling. Thus there are much industrial interests for alternative technologies that exploit new devices and concepts to go beyond the 1T1C DRAM technology, to allow better scaling, and to enlarge the memory performance. The technologies of DRAM cell are changing from 1T1C cell type to capacitor-less 1T-gain cell type for more scalable cell size. But floating body cell (FBC) of 1T-gain DRAM has weak retention properties than 1T1C DRAM. FET-type 1T-FeRAM is not adequate for long term nonvolatile applications, but could be a good alternative for the short term retention applications of DRAM. The proposed nonvolatile refresh scheme is based on utilizing the short nonvolatile retention properties of 1T-FeRAM in both after power-off and power-on operation condition.

• 대한전자공학회논문지
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• 제26권6호
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• pp.124-130
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• 1989

ITIC를 중심으로 고밀도 DRAM을 위한 획기적인 밀도 향상을 기할 수 있는 공정과정과 회로디자인의 기술 혁신에 대하여 지다이너 입장에서 논의하였다. 여기서 개발한 TETC라 부르는 DRAM은 trench 기술과 SEG기술을 이용하였는데 $n^+-polysilycon$인 storage 전극과 $n^+-source$ 전극이 self-con-tact되고 soft error 를 극복할 만큼 충분히 큰 정전용량을 갖으므로 절연 영역을 따라서 만든 수직의 캐패시터를 이용함으로써 셀 크기를 기존의 BSE cell구조에 비하여 약 30% 감소되었다.

• E2M - 전기 전자와 첨단 소재
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• 제8권5호
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• pp.648-657
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• 1995

정보처리의 다양화, 고속화를 위하여 장래의 집적회로는 다량의 정보를 단시간에 처리하지 않으면 안된다. 종래, 3년에 4배의 고집적화가 실현되어 LSI개발에 기술 견인차의 역할을 하고 있는 DRAM(Dynamic Random Access Memory)은 미세화기술의 한계를 우려하면서도 오히려 개발에 박차를 가하고 있다. 이러한 DRAM의 미세, 대용량화에는 미세가공 기술, 새로운 메모리 셀과 트랜지스터 기술, 새로운 회로 기술, 그 이외에 재료박막기술, Computer aided design/Design automation(CAD/DA) 기술, 검사평가기술 혹은 소형팩키지(package)기술등의 광범위한 기술발전이 뒷받침되어 왔다. 그 중에서 미세가공 기술 및 새로운 트랜지스터 기술과 메모리 셀 기술을 중심으로 개발 동향을 살펴보고 최근에 발표된 1Gbit DRAM의 시제품 기술에 대하여 분석해 보기로 한다.

• 세라미스트
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• 제9권4호
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• pp.7-14
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• 2006

• 한국진공학회:학술대회논문집
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• 한국진공학회 1996년도 제10회 학술발표회 논문개요집
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• pp.36-37
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• 1996

• E2M - 전기 전자와 첨단 소재
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• 제26권2호
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• pp.32-39
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• 2013

• 한국재료학회지
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• 제10권9호
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• pp.607-611
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• 2000

고밀도 DRAM에서 박막 커패시터로의 적용을 위해 Zr이 첨가된 (Ba(sub)1-x, Sr(sub)x)TiO$_3$<원문차조> 박막이 r.f. magnetron sputter-ing 법에 의해 제조되었다. 증착된 박막들은 다결정질 구조를 보였으며 증착압력이 감소함에따라 Zr/Ti의 비가 현저히 증가하였으며 본 연구에서는 얻어진 박막들은 100kHz에서 380∼525의 유전상수값을 나타냈다. 전압에 따른 커패시턴스와 분극량의 변화는 이력특성을 크게 보이지 않아 상유전상으로 형성되었음을 보였다. 누설전류밀도는 증착압력이 감소함에 따라 작아지는 경향을 보였고 10mTorr이상에서 증착된 박막의 경우 200kV/cm의 전계에서 10(sup)-7∼10(sup)-8A/$\textrm{cm}^2$의 차수를 갖는 누설전류밀도를 보여 본 연구에서 제조된 (Ba(sub)1-x, Sr(sub)x)(Ti(sub)1-x, Zr(sub)x)O$_3$<원문참조>박막은 고밀도 DRAm을 위한 커패시터에의 적용가능성을 보였다.

• 한국재료학회지
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• 제1권4호
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• pp.229-235
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• 1991

$Ta_2O_5$ 박막은 실리콘산화막, 실리콘질화막 박막에 비해 유전율은 높으나 누설전류밀도가 높고, 절연파괴강도가 낮아 DRAM의 커패시터용 재료로서 실용화가 되지 못하고 있다. 본 연구에서는 LPCVD법으로 형성시킨 $300{\AA}$ 두께의 $Ta_2O_5$ 유전체박막에 대해 후속열처리 또는 전극재료를 변화시켜 열악한 전기적 특성의 원인을 규명하고자 하였다. 그 결과 다결정 실리콘 전극의 경우 성막상태의 $Ta_2O_5$ 박막은 전극에 의한 환원반응에 의해 전기적 특성이 열화됨을 알 수 있었고, 이를 TiN 전극의 사용으로 억제시킬 수 있었다. 다결정 실리콘 전극의 경우 성막상태의 $Ta_2O_5$ 유전체는 누설정류밀도가 $10^{-1}A/cm^2$, 절연파괴강도가 1.5MV/cm 정도였으며, $800^{\circ}C$에서 $O_2$열처리를 하면 전기적 특성은 개선되나, 유전율이 낮아진다 TiN 전극을 채용할 경우 누설전류밀도 $10^{-6}~10^{-7}A/cm^2$, 절연파괴강도 7~12MV/cm 로 ONO(Oxide-Nitride-Oxide) 박막과 비슷한 $Ta_2O_5$ 고유전막을 얻을 수 있었다.

• 한국진공학회지
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• 제4권S1호
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• pp.138-144
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• 1995

It is commonly believed that high permittivity materials will be necessary for future high density Gbit DRAMs. In a first part, we explain the choice of SrTiO3 by ECR MOCVD for Gbit-scale DRAMs. In a second part, after describing the ECR MOCVD system and presenting the requirements SrTiO3 thin films should meet for use in Gbit-scale DRAMs, the physical and electrical properties of srTiO3 thi film prepared by ECR MOCVD are then studied. A stacked capacitor technology, suitable for use in 1 Gbit DRAM, and comprising high permittivity SrTiO3 thin films prepared by ECR MOCVD at $450^{\circ}C$ on electron beam and RIE patterned RuO2/TiN storage nodes is finally described.

• 한국전기전자재료학회논문지
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• 제14권5호
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• pp.417-422
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• 2001

The needs of new materials that substitute Si Oxide capacitor layer in high density DRAM increase. So in this paper, we choose the slim region 14/50/50 PLZT composition and fabricated thin films by PLD and estimated the characteristics for DRAM application. 14/50/50 PLZT thin films have crystallized into perovskite structure in the $600^{\circ}C$ deposition temperature and 200 mTorr Oxygen pressure. In this condition, PLZT thin films had 985 dielectric constant, storage charge density 8.17 $\mu$C/$\textrm{cm}^2$ and charging time 0.20ns. Leakage Current density was less than 10$^{-10}$ A/$\textrm{cm}^2$ until 5V bias voltage.