• 한국재료학회:학술대회논문집
• /
• 한국재료학회 1997년도 한국재료학회 춘계학술발표회
• /
• pp.22-22
• /
• 1997

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제1권1호
• /
• pp.20-30
• /
• 2001

A 1.8V $650{\;}\textrm{mm}^2$ 4Gb DRAM having $0.10{\;}\mu\textrm{m}^2$ cell size has been successfully developed using 0.11 $\mu\textrm{m}$DRAM technology. Considering manufactur-ability, we have focused on developing patterning technology using KrF lithography that makes $0.11{\;}\mu\textrm{m}$ DRAM technology possible. Furthermore, we developed novel DRAM technologies, which will have strong influence on the future DRAM integration. These are novel oxide gap-filling, W-bit line with stud contact for borderless metal contact, line-type storage node self-aligned contact (SAC), mechanically stable metal-insulator-silicon (MIS) capacitor and CVD Al process for metal inter-connections. In addition, 80 nm array transistor and sub-80 nm memory cell contact are also developed for high functional yield as well as chip performance. Many issues which large sized chip often faces are solved by novel design approaches such as skew minimizing technique, gain control pre-sensing scheme and bit line calibration scheme.

• 대한전자공학회논문지SD
• /
• 제38권2호
• /
• pp.87-94
• /
• 2001

DRAM에서 셀 캐패시터의 누설 전류 영향을 고려하여 소프트 에러율을 예측하였다. DRAM의 동작 과정에서 누설 전류의 영향으로 셀 캐패시터는 전하량이 감소하고, 이에 따른 소프트 에러율을 DRAM의 각 동작 모드에 대하여 계산하였다. 누설 전류가 작을 경우에는 /bit mode가 소프트 에러에 취약했지만, 누설전류가 커질수록 memory 모드가 소프트 에러에 가장 취약함을 보였다. 실제 256M급 DRAM의 구조에 적용하여, 셀 캐패시턴스, bit line 캐패시턴스, sense amplifier의 입력 전압 감도들이 변화할 때 소프트 에러에 미치는 영향을 예측하였고, 이 결과들은 차세대 DARM 연구의 최적 셀 설계에 이용될 수 있다.

• 대한전자공학회논문지SD
• /
• 제37권4호
• /
• pp.15-24
• /
• 2000

고유전 커패시터의 유전완화 특성은 시간영역에서 나타나는 커패시터의 동적특성으로 이해될 수 있으며 이것은 DRAM의 재충전 시간동안 충전된 전하를 잃어버리는 가장 주된 요인으로 인식된다. 그러므로 DRAM 동작에 미치는 영향을 고려하기 위하여 고유전 커패시터의 유전완화에 대한 등가회로를 만드는 것이 필수적이다. 그러나 아직까지 등가회로를 만들 수 있는 일반적이고 이론적인 방법이 제시되지 않고 있다. 근 본 연구에서는 고유전 커패시터의 등가회로를 주파수 영역에서 모델링하는 새로운 방법을 개발하였다. 이 방법은 이론적인 체계를 갖춘 일반적인 방법이다. 또한, 본 연구에서는 실험과정을 통해서 이 방법의 타당성으로 확인하였고, 궁극적으로 새로운 방법으로 얻어진 등가회로를 활용하여 유전완화가 DRAM 동작에 미치는 영향을 고찰하였다.

• The Korean Journal of Ceramics
• /
• 제3권3호
• /
• pp.213-217
• /
• 1997

In this paper, the imparct of X-ray and plasma process-induced-damages to La doped Lead Zirconate Titanate (PLZT, (Pb1-xLa)(Zr0.5Ti0.5)O3) capacitor characteristics have been investigated from the viewpoint of gigabit scale dynamic random access memory (DRAM) applications. Plamsa damage causes asymmetric degradation on hysteresis characteristics of PLZT films. On the other hand, X-ray damage results in a symmetrical reduction of charge storage densities (Qc's) for both polarities. As La concentration increases in the films, the radiation hardness of PLZT films on X-ray and plasma exposures is improved. It is observed that the damaged devices are fully recovered by thermal annealing under oxygen ambient.

• 정보과학회 논문지
• /
• 제42권1호
• /
• pp.107-113
• /
• 2015

데이터베이스 시스템에서, 트랜잭션이 수행한 변경 사항은 커밋 전 2차 저장장치에 보존되어야 한다. 일반적 2차 저장장치는 비휘발성 미디어의 처리 지연을 보완하기 위해 휘발성 DRAM 캐시를 가지고 있다. 그러나 휘발성 DRAM에만 쓰여지는 로그들은 영구성을 보장할 수 없으므로, DRAM 캐시에서 저장매체로 로그를 쓰는 지연 시간을 감출 수 없다. 최근 이러한 단점 극복을 목적으로 DRAM 캐시에 커패시터를 장착한 플래시 SSD가 등장하였다. 이러한 비휘발성 캐시를 가지는 저장 장치는 DRAM 캐시에 로그를 쓰고 즉시 커밋 가능하므로, 커밋 대기를 줄이고 트랜잭션 처리량을 증가시킬 것이다. 본 논문은 커패시터 백업 캐시를 사용한 SSD를 로그 저장소로 사용한 경우 데이터베이스의 트랜잭션 처리 성능에 대해 실험 및 분석 한다. 로그를 낸드 플래시에 저장하지 않고 DRAM 캐시에 저장한 직후 커밋 함으로써, 3배 이상의 처리량 향상이 가능하다. 또한 적절한 튜닝을 거친 후 이상적 로그 성능의 73% 이상을 보인다.

• 반도체디스플레이기술학회지
• /
• 제10권3호
• /
• pp.15-19
• /
• 2011

The performance of the DRAM is strongly dependent on the purity and surface roughness of the TIT (TiN/Insulator/ TiN) capacitor electrodes. Hence, in the present study, we evaluate the effects of organic contamination and change of surface roughness on the cylindrical TIT capacitor electrodes during the wet cleaning process by various analytical techniques such as TDMS, AFM, XRD and V-SEM. Once the sacrificial oxide and PR (Photo Resist) are removed by HF, the organic contamination and surface oxide films on the bottom Ti/TiN electrode become visible. With prolonged HF process, the surface roughness of the electrode is increased, whereas the amount of oxidized Ti/TiN is reduced due to the HF chemicals. In the 80nm DRAM device fabrication, the organic contamination of the cylindrical TIT capacitor may cause defects like SBD (Storage node Bridge Defect). The SBD fail bit portion is increased as the surface roughness is increased by HF chemicals reactions.

• 전기의세계
• /
• 제38권4호
• /
• pp.24-35
• /
• 1989

최근 DRAM 시장을 주도하고 잇는 일본의 유수업체의 DRAM cell의 면적과 대비한 축전용량과의 관계로 한눈에 알 수 있다. 1M DRAM급에서 얻었던 Cs값을 확보하면서 Chip Size를 줄이기 위해서는 Cell Size가 축소 되어야 하며 이에 따른 Active Region의 감소를 만회하기 위해서는 3차원 구조를 가지는 Trench나 Stacked cell의 등장이 불가피하게 된것이다. 따라서, 본고에서는 추후로 기억소자의 고집적화에 따라 필수적으로 요구되는 이러한 3차원 Capacitor형성기술의 특징을 알아보고 그 문제점에 대해 살펴보고자 한다.

• 전기의세계
• /
• 제46권4호
• /
• pp.22-27
• /
• 1997

DRAM(Dynamic Randum Access Memory)은 반도체 소자 중 가장 대표적인 기억소자로, switch 역할을 하는 1개의 transistor와 data의 전하를 축적하는 1개의 capacitor로 구성된 단순한 구조와 고 집적화에 용이하다는 이점을 바탕으로, super-computer에서 가전제품, 통신기기 및 산업기기에 이르기까지 널리 이용되어 왔다. 한편으로 DRAM사업은 고가의 장치사업으로 조기 시장 진입을 위하여 초기에의 막대한 자본투자, 급속한 기술발전, 짧은 life cycle, 가격급락 등이 심하여, 시한내에 투자회수가 이루어져야 하는 위험도가 큰 기회사업이라는 양면성을 가지고 있다. 이러한 관점 때문에 새로운 DRAM 기술은 매 세대마다 끊임없이 빠른 속도로 개발되어왔다. 그러나 sub-half-micron 이하의 DRAM세대로 갈수록 그에 대한 새로운 기술은 점차 어렵게 되어가고, 한편으로는 system의 다양화에 따른 요구도 강하여, 이제는 통상적인 DRAM의 고집적화 및 저가의 전략만으로는 생존하기 어려운 실정이므로 개발전략도 수정하여야만 할 것이다. 이러한 어려운 기술한계를 극복하기 위하여 새로운 소자기술 및 공정개발에 애닿 breadthrough가 이루어져야 할 것이다. 이러한 관점에서 현재까지의 DRAM개발 추이와 향후의 기술방향에 관하여 몇 가지 중요한 item을 설정하여 논의하여 보기로 한다.

• E2M - 전기 전자와 첨단 소재
• /
• 제9권4호
• /
• pp.336-343
• /
• 1996

We have studied the preparation and the properties of $Ba_{1-x}$Sr$_{x}$TiO$_{3}$(BST) thin films by using the sol-gel method. Through the comparison of the effects of various solvents and additives in making solutions, we establish the production method of the stable solution which generates the high quality of BST film. We also set up the heat-treatment conditions for depositing the BST thin film through the TGA and XRD analyses. Through the comparison of the surface conditions of BST films deposited on Pt/Ta/SiO$_{2}$/Si and Pt/Ti/SiO$_{2}$/Si substrates, we find that Ta is more efficient diffusion barrier of Si than Ti so that Ta layer prevents the formation of hillocks. We fabricate the planar type capacitor and measure the dielectric properties of the BST thin film deposited on the Pt/Ta/SiO$_{2}$/Si substrate. Dielectric constant and dielectric loss tangent at 1V, 10kHz, and leakage current density at 3V of the BST thin film are 339, 0.052 and 13.3.mu.A/cm$^{2}$, respectively.ely.