• 대한전자공학회논문지SD
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• 제49권3호
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• pp.1-7
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• 2012

본 논문에서는 모바일 정보기기의 배터리 전력 관리를 제어하는 IBS(Intelligent Battery sensor), BMS(Battery Management System) 등의 PMIC(Power Management IC) 기술에 적합한 9b 2MHz 사이클릭 폴딩 ADC(Analog-to-Digital Converter)를 제안한다. 제안하는 ADC는 응용기술에 적합한 고해상도를 만족시키는 동시에 폴딩 신호처리를 사용함으로써 고속 동작이 가능하다. 또한 폴딩 블록의 하나의 단만을 반복적으로 순환하는 구조로 설계되기 때문에 전체 크기가 줄어들 뿐 아니라 전력소모도 최소화 할 수 있다. 제안하는 시제품 ADC는 0.35um 2P4M CMOS 공정으로 제작되었으며, 측정된 INL 및 DNL은 각각 ${\pm}1.5/{\pm}1.0\;LSB$ 이내로 들어온 것을 확인하였다. 또한 2MS/s 동작 속도에서 SNDR 및 SFDR 이 각각 최대 48dB, 60dB이고, 전력 소모는 3.3V 전원 전압에서 110mW 이며 제작된 ADC의 칩 면적은 $10mm^2$이다.

• 대한전자공학회논문지SD
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• 제40권9호
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• pp.685-691
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• 2003

본 논문에서는 고속 통신 시스템 응용을 위한 12b 100 MS/s CMOS D/A 변환기(DAC) 회로를 제안한다. 제안하는 DAC는 전력소모, 면적, 선형성 및 글리치 에너지 등을 고려하여, 상위 8b는 단위 전류셀 매트릭스 (unit current-cell matrix)로 나머지 하위 4b는 이진 전류열 (binary-weighted array)로 구성하였다. 제안하는 DAC는 동적 성능을 향상시키기 위해 새로운 구조의 스위치 구동 회로를 사용하였다. 시제품 DAC회로 레이아웃을 위해서는 캐스코드 전류원을 단위 전류셀 스위치 매트릭스와 분리하였으며, 제안하는 칩은 0.35 um single-poly quad-metal CMOS 공정을 사용하여 제작되었다. 측정된 시제품의 DNL 및 INL은 12b 해상도에서 각각 ±0.75 LSB와 ±1.73 LSB이내의 수준이며, 100 MS/s 동작 주파수와 10 MHz 입력 주파수에서 64 dB의 SFDR을 보여준다. 전력 소모는 3 V의 전원 전압에서 91 mW이며, 칩 전체 크기는 2.2 mm × 2.0 mm 이다.

• 대한전자공학회논문지SD
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• 제39권7호
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• pp.57-65
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• 2002

본 논문에서는 CMOS로 구현된 2.5v 10-bit 300MSPS의 D/A 변환기를 제안하였다. 이를 위해 전체구조는 고속동작에 유리한 전류구동 방식의 8+2 분할 타입으로 상위 8-bit은 Thermometer Code 기법을 이용한 전류셀 매트릭스(Current Cell Matrix)로, 하위 2-bit은 이진 가중 전류열(Binary Weighted Current Array)로 설계하였다. 우수한 다이내믹 특성 및 고속 동작을 만족시키기 위해 낮은 글리치 에너지를 갖는 새로운 전류셀과 BDD(Binary Decision Diagram)에 의한 논리합성 기법을 활용한 새로운 역 Thermometer Decoder를 제안하였다. 제안된 DAC는 $0.25{\mu}m$, 1-Poly, 5-Metal, n-well CMOS 공정으로 제작되었으며, 유효 칩 면적은 $1.56mm^2$이고, 2.5V의 전원전압에서 84mW의 전력소모를 나타내었다. 모의실험 및 측정을 통해 최대 글리치 에너지는 0.9pVsec@fs=100MHz, 15pVsec@fs=300MHz로 나타났다. 또한 출력 주파수가 1MHz, 샘플링 주파수가 300MHz에서의 INL과 DNL은 약 ${\pm}$1.5LSB 이내로, SFDR은 45dB로 측정되었다.

• 전자공학회논문지C
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• 제36C권12호
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• pp.20-26
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• 1999

QPSK 통신 방식의 고속 통신 단말기에 필요한 저 전력 3V 6-bit 100MSPS CMOS ADC를 설계하였다. 제안된 ADC는 폴딩 블록, 래치 블록과 디지털 블록으로 구성하였다. 인터폴레이션 블록에서 pMOS를 전류원과 캐스코드형태로 합성하여 기존의 블록보다 선형적인 폴딩신호를 얻었으며 Kickback를 감소시키는 새로운 래치구조로 고속 ADC를 구현하였다. 설계된 칩의 Post-layout 시뮬레이션을 통하여 각 부분의 성능을 평가하였으며, 0.65um 2-poly 2-metal CMOS 공정으로 칩을 제작하였다. 제작된 칩은 대략 $1500{\mu}m{\times}1000{\mu}m$의 유효 칩 면적을 가지며, 실험결과 100MSPS의 속도로 3V 전원에서 40mW의 전력을 소모하며 INL은 ${\pm}0.6LSB$ 이내, DNL은 ${\pm}0.5LSB$ 이내, SNDR은 10MHz 입력 주파수에서 약 33dB의 실험결과를 얻었다.

• 동의생리병리학회지
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• 제23권5호
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• pp.1095-1105
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• 2009

This study was carried out to know the immunological effect of GDGT on CIA(collagen induced arthritis) mice, a model of rheumatoid arthritis. For this purpose, GDGT was orally administerd to mice with arthritis induced by collagen II and then value of cytotoxicity on hFLSs and liver, the arthritis index, immunocyte in paw joint and DNL, rheumatoid factor (IgG and IgM), collagen II specific antibody in the serum were measured. The cytotoxicity were not shown on hFLSs and liver. The arthritis index decreased significantly after 3 week. In total cell counts of DLN and paw joint, there was a significant increase in DLN and significant decrease in paw joint. In DNL, $CD19^+$, $CD3^+$, $CD4^+$, $CD3^+/CD69^+$, $CD8^+$, $CD4^+/CD25^+$, $ CD3^+/CD49b^+$ cells increased significantly. In Paw joints, $CD3^+$, $ CD4^+$, $CD4^+/CD25^+$ cells decreased significantly. The level of serum IgG and IgM decreased significantly. The level of collagen II in the serum was decreased significantly. Marginal erosion, necrotic chodrocytes, cartilage and bone degradation were improved in histological section of paw joints. The results present significant immunological effect of GDGT on rats with arthritis induced by collgen II. So we expect that GDGT should be used as a effective drugs for not only rheumatoid arthritis but also another auto-immune disease.

• 전자공학회논문지
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• 제50권6호
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• pp.85-90
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• 2013

본 논문에서는 본 연구실에서 제안된 Dummy Gate Assisted MOSFET을 이용하여 6bit SAR (Successive Approximation Register) ADC를 설계하였으며 이에 대한 대조군으로 Conventional MOSFET으로 동일한 회로를 설계하여 두 회로의 Co-60 Gamma Ray에 의한 누적방사선 영향을 비교 분석해 보았다. 설계된 SAR ADC는 Binary Capacitor DAC과 Dynamic Latch 형태의 Comparator 그리고 Logic으로 구성이 되었으며, 0.35um standard CMOS공정으로 제작되었다. 방사선 조사 후 Conventional MOSFET을 이용한 ADC는 정상동작하지 못하였지만, Dummy Gate Assisted MOSFET을 사용한 ADC는 방사선 조사 후 DNL은 0.7LSB에서 2.0LSB, INL은 1.8LSB에서 3.2LSB로 다소 증가하였으나 정상적인 A/D 변환이 가능하다는 것을 확인하였다.

• 전기전자학회논문지
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• 제17권3호
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• pp.275-283
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• 2013

본 논문에서는 8bit 10Ms/s CMOS Folding and Interpolation ADC를 제안한다. 회로에 사용한 구조는 FR(Folding Rate)이 3, NFB(Number of Folding Block)가 4, IR(Interpolation rate)이 8이며, 제안된 전치 증폭기(Preamplifier) 공유 기법을 회로에 사용하여 같은 구조에서 요구하는 전치 증폭기 수를 절반으로 줄여서 전력소모와 유효면적을 줄이도록 설계하였다. 제안된 ADC는 0.35[um] CMOS 디지털 공정을 사용하여 제작하였고, 유효칩 면적은 3.8[$mm^2$] ($1.8[mm]{\times}2.11[mm]$) 이고, 3.3[V], 샘플링 주파수 10[MHz]에서 20[mA]의 DC 전류소모를 나타내었다. INL은 -0.57, +0.61 [LSB], DNL은 -0.4, +0.51 [LSB]으로 측정되었고, 주파수 100[kHz] 정현파 입력신호에서 SFDR은 48.9[dB], SNDR은 47.9[dB](ENOB 7.6b)로 측정되었다.

• 대한전자공학회논문지TC
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• 제42권11호
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• pp.61-66
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• 2005

본 논문은 WLAN에 이용되는 상위 6비트 온도계 코드의 전류원 셀 매트릭스와 중간 2비트 온도계 코드의 전류원, 그리고 하위 2비트 이진 가중치 코드의 서브 블록으로 구성된 10비트 210MHz의 CMOS 전류구동 디지털-아날로그 데이터 변환기(DAC)을 설계하였다. 제안된 새로운 글리치 억제회로는 입력된 신호의 교차되는 위치를 조절함으로써, 글리치 에너지를 최소화하도록 설계하였다. 또한 제안된 10비트 DAC는 CMOS $0.35{\mu}m$ 2-poly 4-metal 공정을 이용하여 설계하였으며, 유효 칩 면적은 5mm2이다. 제안된 10비트 DAC 칩의 측정결과, 변환속도는 210MHz, DNL/INL은 각각 ${\pm}0.7LSB/{\pm}1.1LSB$이며, 글리치 에너지는 $76pV{\cdot}sec$이고, SNR은 50dB, SFDR은 53dB((a)200MHz), 전력소비는 83mW((a)3.3V)로 측정되었다.

• 센서학회지
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• 제6권2호
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• pp.137-144
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• 1997

본 논문에서 설계된 시스템은 ${\pm}2.5\;V$ 또는 +5 V의 환경에서 40 MS/s의 샘플링 속도로 약 70 mW의 정전력을 소비하는 고속 신호 처리용 CMOS 10 비트 파이프라인 A/D 변환기이다. 제안된 A/D 변환기는 각 단 사이의 신호를 빠르게 처리하고, 비교기 옵셋에 대한 넓은 보정 범위를 허용하기 위해 단당 1.5 비트 구조를 사용하였다. 고속 저전력 파이프라인 A/D 변환기의 설계를 인해 특별한 성능을 가진 연산 증폭기를 필요로 함에 따라 기존의 폴디드-캐스코드 구조를 기본으로한 이득 향상 구조의 연산 증폭기를 설계하였다. 특히, 연산 증폭기 자동 설계 도구인 SAPICE의 자체 개발로 최적의 성능을 가진 연산 증폭기를 구현하였다. 그리고 신호 비교 시에 소비되는 전력을 감소시키기 위해 정전력을 거의 소비하지 않는 비교기를 채용하였다. 제안된 A/D 변환기는 $1.0{\mu}m$ n-well CMOS 공정을 이용하였으며 ${\pm}0.6$ LSB의 DNL, +1/-0.75 LSB의 INL, 그리고 9.97 MHz의 입력 신호에 대해 56.3 dB의 SNDR의 특성을 보였다.

• 대한전자공학회논문지SD
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• 제48권10호
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• pp.6-14
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• 2011

본 논문에서는 배터리의 전류, 전압을 측정하기 위한 analog front-end IC 를 설계 하였다. 회로는 크게 programmable gain instrumentation amplifier (PGIA)와 델타-시그마 모듈레이터로 구성 되어 있다. 델타-시그마 모듈레이터는 2차 단일 비트 구조이고 0.25 ${\mu}m$ CMOS 공정을 사용 하였다. 설계된 회로는 오버 샘플링 비율이 256일 때 2 kHz 신호 대역에서 signal-to-noise ratio (SNR)는 82 dB 의 성능을 가지고, differential nonlinearity (DNL)은 ${\pm}$ 0.3 LSB (16bit 기준), integral nonlinearity (INL)은 ${\pm}$ 0.5 LSB 이다. 전체 소비 전력은 4.5 mW 이다.