본 논문은 DLL 기술을 사용하여서 낮은 위상잡음을 갖는 주파수 체배기를 설계 하였다. VCDL은 공통모드 잡음을 줄이기 위해서 차동구조를 이용하여 설계 되었다. 이번 설계는 65nm, 1.2V TSMC CMOS 공정을 이용 하였고, 동작 주파수 범위는 10MHz에서 24MHz로 측정되었다. TCXO를 기준 주파수로 사용하여 위상잡음을 측정하였을 때 38.4MHz의 출력에서 1MHz offset 기준으로 -125dBc/Hz가 측정되었다. 총 면적은 $0.032mm^2$을 사용하였고, 출력 버퍼를 포함하여 총 1.8mA의 전류를 칩에서 소비하였다.
이 논문은 코어와 I/O 회로가 포함된 PEEC(Partial Equivalent Electrical Circuit) PDN(Power Distribution Networks)의 임피던스 변화에 따른 칩의 성능 분석을 나타내었다. I/O 전원에 연결된 코어 전원 잡음이 I/O 스위칭에 어떠한 영향이 미치는지 시뮬레이션 결과를 통하여 보였다. 또한 직접 설계한 $7{\times}5$인치 DLL(Delay Locked Loop)시험 보드를 사용하여 칩의 동작 지점에 따른 전원 잡음의 효과를 분석하였다. $50{\sim}400MHz$에 주파수 대역에 따른 DLL의 지터를 측정하고 시뮬레이션 결과로 얻어진 임피던스 값과 비교하였다. PDN의 공진 피크가 100MHz 주파수에서 1옴보다 큰 임피던스를 갖기 때문에 DLL의 지터는 주파수가 100MHz 근처에서 증가함을 보여준다. 타겟 임피던스를 줄이기 위한 방법인 디커플링 커패시터에 따른 칩과 보드의 임피던스 변화를 보였다. 따라서 전원 공급망 설계는 디커플링 커패시터와 함께 코어 스위칭 전류와 I/O 스위칭 전류를 같이 고려해야 한다.
125 MHz 동작 주파수에서 32개의 다중 위상의 클럭을 출력하는 지연 고정 루프(DLL: delay-locked loop)를 제안한다. 제안된 다중 위상 지연 고정루프는 delay line의 differential non-linearity (DNL)를 개선하기 위해 $4{\times}8$ matrix 구조의 delay line을 사용한다. 또한, $4{\times}8$ matrix delay line 입력 단의 네 지점에 공급되는 클럭의 위상을 보정함으로써 제안하는 지연 고정 루프의 integral non-linearity (INL)을 개선한다. 제안된 지연 고정 루프는 1.2 V의 공급전압을 이용하는 $0.11-{\mu}m$ CMOS 공정에서 제작하였다. 제작된 지연 고정 루프는 40 MHz에서 280 MHz의 동작 주파수 범위를 가지며, 125 MHz 동작 주파수에서 측정된 DNL과 INL은 각각 +0.14/-0.496 LSB, +0.46/-0.404 LSB이다. 입력 클럭의 peak-to-peak jitter가 12.9 ps일 때 출력 클럭의 측정된 peak-to-peak jitter는 30 ps이다. 제작된 고정 지연 루프의 면적과 전력 소모는 각각 $480{\times}550{\mu}m^2$과 9.6 mW이다.
Purpose : The purpose of this study was to investigate the effects of Straight leg lifts (SLL) and double leg lowering (DLL) exercise on abdominal muscle activity, visual analog scale (VAS), and flexibility in patients with chronic low back pain (LBP). Methods : A total of 30 LBP patients were divided into two groups: those with SLL exercise group 15 (male=8, female=7) and those with DLL exercise group 15 (male=7, female=8). Before the intervention, the abdominal muscle activity, VAS, and flexibility were measured. After 4 weeks of intervention, the above variables were measured in the same way. The SLL exercise bends the leg $45^{\circ}$ in the supine position, and the DLL exercise was performed as opposed to SLL. At this time, the pressure biofeedback unit (PBU) was placed behind the lumbar to reduce the instability of the pelvis and muscles. The subjects were instructed to use the PBU to maintain the target pressure determined (40 mmHg) during the exercise. Results : The external oblique (EO), internal oblique (IO), and transverse abdominis (TrA) were significantly different in the SLL and DLL group, and EO, IO, and TrA activity improved more significantly increased in the DLL than SLL group (p<.05). The results on the VAS and flexibility were significantly different both group (p<.05). However, there was no significant difference between the groups (p>.05). Conclusion : SLL and DLL exercises in patients with LBP were able to confirm the increased activity of the abdominal muscles, decreased pain, and increased flexibility of the waist. In addition, DLL exercise is more effective in patients with LBP in terms of muscle activity.
Register Controlled DLL with fast locking and low-power consumption, is described in this paper. Delay monitor scheme is proposed to achieve the fast locking and inverter is inserted in front of delay line to reduce the power consumption, also. Proposed DLL was fabricated in a 0.6${\mu}{\textrm}{m}$ 1-poly 3-metal CMOS technology. The proposed delay monitor scheme enables the DLL to lock to the external clock within 4 cycles. The power consumption is 36㎽ with 3V supply voltage at 34MHz clock frequency.
본 논문은 도플러 효과가 GPS 수신기용 비동기 2차 DLL(noncoherent second-order delay locked loop)의 추적 성능에 미치는 영향을 분석하였다. 성능 분석을 위하여 선형 DLL의 추적 정확도(steady state error and jitter)와 비선형 루프의 신뢰도를 고려하였다. 루프의 신뢰도에 관한 비선형 분석은 MTLL(mean time to lose lock)에서 근사 확장법을 사용하였다. 특히, 최대 MTLL을 얻기 위하여 loop에서 대역 여파기의 최적 대역폭과 최적 루프 파라미터를 제안하였다. 저궤도 위성의 경우는 도플러 영향이 크게 나타나므로 MTLL을 최대로 추적 오차를 최소 하는 효과를 기대할 수 있다. 시뮬레이션 결과로부터 설계된 디지탈 지연동기 루프 시스템이 정확히 동작함을 확인하기 위해 GPS 신호를 발생시키는 시뮬레이터인 STR-2770을 사용, 도플러 주파수를 첨가하여 실제 상황과 같은 환경에서 FPGA로 구현된 DLL회로의 성능을 검증하였다.
JSTS:Journal of Semiconductor Technology and Science
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제16권1호
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pp.143-146
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2016
A new area-efficient multi-phase clock frequency multiplier is presented. The proposed fractional-ratio frequency multiplying DLL (FFMDLL) is implemented in a 65 nm CMOS process and occupies an active area of just $0.01mm^2$. The proposed FFMDLL provides 8-phase output clocks and achieves a frequency range of 0.6-1.0 GHz with programmable multiplication ratios of N/M, where N = 4, 5, 8, 10 and M = 1, 2, 3. It achieves an effective peak-to-peak jitter of 5 ps and dissipates 3.4 mW from a 1.0 V supply at 1 GHz.
무작위와 체계적인 것에 의한 지터를 제어하는 지연고정 루프가 소개 되었다. AC는 연속적인 지연단의 지연 시간을 평균화 하고 모든 지연 단의 지연시간을 동일하게 한다. 지연위상고정을 기반으로한 0.18um CMOS공정으로 제작된 클럭 발생기의 측정결과는 13.4ps rms 지터 크기를 보였다.
지연 시간 전압 분산 변환기 (DVVC) 및 평균 회로 (AC)가 있는 지터 억제 지연 고정 루프 (DLL) 기반 클록 발생기를 제안하였다. 제안한 클록 발생기는 지연고정루프에서 무작위로 발생하는 지터와 회로의 구조에 의해 발생하는 지터를 억제하도록 하였다. 지연 시간 전압 분산 변환기는 각 지연단의 지연 차이를 감지하고 출력 전압을 생성한다. 평균회로는 두개의 연속되는 지연 시간 전압 분산 변환기의 출력 전압을 평균화 한다. 지연 시간 전압 분산 변환기 및 평균 회로는 연속적인 지연단의 지연 시간을 평균화하고 모든 지연단의 지연 시간을 동일하게 만든다. 또한 루프필터 출력 전압의 변동을 줄이기 위해 부궤환 기능으로 효과적인 작동을 하는 스위치가 있는 커패시터가 도입되었다. One-poly six-metal $0.18{\mu}m$ CMOS 공정으로 제작 된 DLL 기반 클록 발생기의 측정 결과는 13.4 ps rms 지터특성을 보여준다.
사용자에 대한 서버의 가용성과 확장성에 대한 의존도가 커지면서 중단 없는 작업 활동을 보장하는 견고한 서버 기술의 필요성이 커지고 있다. 그래서 본 논문에서는 가용성과 확장성을 위한 서버 구축 방안에 관해서 논한다. 이를 위하여 클라이언트의 요구를 처리하는 서버를 클러스터로 구성하였다. 본 논문의 타당성 검토를 위하여 소켓 응용 프로그램과 이 응용 프로그램에 대한 클러스터 리소스 DLL, 관리 DLL을 설계 구현하였다. 그리고 클러스터 서버를 이용하여 응용 프로그램을 한 서버에서 나머지 서버로 재배치함으로써 서버내의 응용프로그램이 결함이 생긴 서비스에 영향을 받지 않고 계속적으로 동작한다는 결론을 얻을 수 있었다.
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[게시일 2004년 10월 1일]
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