• 컴퓨터교육학회논문지
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• 제21권6호
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• pp.83-92
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• 2018

주관식 문항은 깊이 있는 사고능력 평가와 고등정신능력 평가에 적합하나 채점하기가 쉽지 않다. 동일한 채점기준을 갖더라도 채점자에 따라 다른 채점결과를 가져올 수 있으므로 객관적인 자동 채점 시스템이 필요하다. 그렇지만 채점 시스템은 표현 언어인 한국어 분석과 비교의 문제가 걸려있다. 본 연구는 한국어의 구문 분석을 구현하고 결과인 구문분석 트리를 비교하는 비교기를 이용하여 주관식 문항을 채점하는 채점 시스템을 설계, 개발하였다. 이 시스템은 단어 중심의 채점 시스템과 구문의미트리 중심의 채점 시스템을 복합한 시스템으로 구문의미트리 비교기를 활용하였다. 본 시스템의 실험 결과 제안한 구문의미트리 중심의 채점 시스템과 복합 채점 시스템이 더 나은 결과를 가져옴을 알 수 있었다. 본 연구는 한국어 구문의미분석과 주관식 채점 영역에 활용할 수 있고 또한 문서 분류에도 활용할 수 있을 것이다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 춘계학술대회
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• pp.88-90
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• 2012

본 논문은 rail-to-rail 입력 범위를 가지는 10-bit 10-MS/s 비동기 축차근사형 (SAR: successive approximation register) 아날로그-디지털 변환기 (ADC: analog-to-digital converter)를 제안한다. 제안된 SAR ADC는 커패시터 디지털-아날로그 변환기 (DAC: digital-to-analog converter), SAR 로직, 그리고 비교기로 구성된다. 외부에서 공급되는 클럭의 주파수를 낮추기 위해 SAR 로직과 비교기에 의해 비동기로 생성된 내부 클럭을 사용한다. 또한 높은 해상도를 구현하기 위해 오프셋 보정기법이 적용된 시간-도메인 비교기를 사용한다. 면적과 전력소모를 줄이기 위해 분할 캐패시터 기반 차동DAC를 사용한다. 설계된 비동기 SAR ADC는 0.18-um CMOS 공정에서 제작되며, core 면적은 $420{\times}140{\mu}m^2$이다. 1.8 V의 공급전압에서 0.818 mW의 전력 소모와 91.8 fJ/conversion-step의 FoM을 가진다.

• 한국컴퓨터산업학회논문지
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• 제2권2호
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• pp.219-228
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• 2001

본 본문은 NOMS 와 CMOS 집적회로에서 발생 가능한 물리적 결점에 의한 결함에 대해서 Fail-safe 시스템에서 사용할 목적이며, 첫 번째 VLSI 회로 상에서 다양한 물리적 결점을 반영할 수 있는 PLA에 대한 결함 모델을 제시한다. PLA에 근거한 설계 이유는 VLSI칩에서의 물리적 결점을 세부적으로 분식하는 것이 너무 복잡하기 때문이다. 두 번째 본문에서는 2단 AND-OR 또는 NOR-NOR 회로로 구현한 설계가 최적의 크기를 갖는다는 것을 보여준다. 또한 NOR-NOR PLA로 구현한 비교기가 제시한 단일 결함 모델에 대해서 자체시험성을 갖는다는 것을 증명한다. 최종적으로 Fail-safe 가산기에 대해 빌딩블럭으로 자체시험 비교기의 적용을 논한다.

• 한국정보통신학회논문지
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• 제21권11호
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• pp.2009-2014
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• 2017

본 논문에서는 변화하는 루프필터 전압을 시정수 비교기를 사용하여 감지하고, 이의 출력에 따라 루프필터 전압변화를 보상하여 단일 칩으로 구현이 가능한 작은 크기의 위상고정루프를 제안하였다. 제안된 위상고정루프는 기존 구조에서는 안전한 동작이 불가능한 크기인 작은 용량을 가지는 커패시터를 사용하여 칩의 크기를 최소화 하였다. 시정수 비교기는 작은 시정수 값을 가지는 저항, 커패시터와 높은 시정수 값을 가지는 저항, 커패시터를 통과한 신호들을 입력으로 받아 루프필터 출력 전압의 변화를 감지한다. 시정수가 큰 노드의 출력은 루프필터 출력전압의 평균 값을 가지고, 시정수가 작은 노드의 출력은 루프필터 출력전압과 거의 같은 값을 가진다. 각 노드의 차이를 비교하여 나온 출력은 전류 보상기를 제어하여 작은 크기의 루프필터 커패시터를 충 방전 시킨다. 이는 제안된 위상고정루프를 안정하게 동작하도록 한다. 제안된 위상고정루프는 1.8V $0.18{\mu}m$ CMOS 공정을 사용하여 설계하였고, Hspice 시뮬레이션을 통해 회로의 동작을 검증하였다.

• 한국전자파학회논문지
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• 제19권1호
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• pp.87-94
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• 2008

본 논문은 94GHz를 중심 주파수로 하며, 모노펄스 형식의 추적 레이다 시스템에 사용되는 folded reflectarray 안테나를 제안한다. 추적 레이다는 대부분 목표물로부터 반사되어 돌아온 반사 신호들을 비교하여 목표물을 찾으며, 모노펄스 형식에서는 이러한 신호들의 비교를 동시에 수행한다. 본 논문에서 제안한 모노펄스 형식의 folded reflectarray 안테나는 polarizing grid, reflectarray, 다중 모드 feed horn, 그리고 도파관으로 제작된 comparator로 이루어져 있다. 제작된 안테나는 다중 모드 feed horn과 comparator의 모노펄스 급전부에 의해 sum 모드, azimuth 모드, 그리고 elevation모드, 이렇게 세 개의 방사 패턴 형식을 나타낼 수 있다. 측정 결과, sum 패턴에서는 36dB, azimuth 패턴에서는 33.5dB, 그리고 elevation 패턴에서는 27.2 dB의 이득을 확인할 수 있었다

• 한국전자파학회논문지
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• 제27권2호
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• pp.224-227
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• 2016

본 논문은 도파관 구조를 이용한 W-대역 밀리미터파 탐색기용 광대역 모노펄스 비교기 설계를 제안한다. 제안하는 구조의 핵심 아이디어는 $90^{\circ}$ 하이브리드에 자기보상 위상천이기를 결합하여 광대역 $180^{\circ}$ 하이브리드를 구현하는 것이다. 일반적인 위상천이기는 협대역 특성을 가지므로 다수의 위상천이기가 사용될 경우, 안테나를 포함한 전체 시스템의 운용 대역폭을 제한하는 단점이 있다. 제안하는 비교기는 광대역 특성을 가지는 자기보상 위상천이기를 사용하므로 이러한 문제를 완화시킬 수 있다. 설계된 비교기는 도파관 구조를 이용하여 손실 특성이 우수하다. 또한, 포트간 크기 및 위상 응답에서 광대역 특성을 보인다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 하계학술대회 논문집 B
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• pp.1035-1037
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• 2001

This paper presents an improved hys- teresis current control method for three-phase PWM power inverters using 3-level comparator. Hysteresis current controller using 3-level comparator has an advantage of constant switching frequency compared with conventional hysteresis current controller. However, this method has disadvantage that the longer sampling period, the larger current error because the switching is performed without considering current error magnitude of each phase. The proposed method improves the control performance by selecting the optimum switching pattern in which the magnitudes of current errors are considered introducing space vector concept. Simulation results using Matlab/Simulink show that the proposed control method reduces current error keeping the merit of previous hysteresis current control method.

• 한국초전도학회:학술대회논문집
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• 한국초전도학회 1999년도 High Temperature Superconductivity Vol.IX
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• pp.48-53
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• 1999

We demonstrate small-scale high-T$_c$ superconductor RSFQ(Rapid Single Flux Quantum) circuits using multilayer bicrystal technology. An RSFQ balanced comparator is demonstrated with good current resolution, and its operating conditions are discussed in some detail. A single-loop delta-sigma modulator is realized adding a feedback loop to the comparator. The effect of the feedback is confirmed by dc measurement and simulation. A design of an RSFQ toggle flip-flop with the same multilayer bicrystal technology is suggested.

• 대한전자공학회논문지SD
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• 제47권11호
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• pp.37-42
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• 2010

본 논문에서는 주변의 간섭 잡음의 변화가 큰 RFID 환경에서 입력 신호를 구형파로 복원할 때 히스테리시스의 문턱전압을 디지털적으로 제어하여 신호 수신 신뢰도를 높이기 위한 비교기 회로를 0.35 마이크론 선폭의 CMOS IC 로 제안 하고 분석, 설계 후 제작하여 전기적 특성을 측정, 비교, 분석하였다. 이론에서 예측한 디지털 제어 비트의 변화에 대한 히스테리시스의 문턱전압의 가변성이 실험에서 잘 일치함을 입증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.212-215
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• 1999

High-speed device is essential to optoelectric IC for optical storage system such as CD-ROM, DVD, and to ADC for high-speed communication system. This paper represents the BiCMOS process which contains high-speed SAVEN bipolar transistor and analyzes the frequency and switching characteristics of it briefly. Finally, to prove that the SAVEN device is adequate for high-speed system, latched comparator operating at 500MHz is designed with the SPICE parameter extracted from BiCMOS device simulation.