• 한국환경과학회지
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• 제27권8호
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• pp.723-735
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• 2018

In this study, to investigate an optimal configuration method for the modeling system, we performed an optimization experiment by controlling the types of compilers and libraries, and the number of CPU cores because it was important to provide reliable model data very quickly for the national air quality forecast. We were made up the optimization experiment of twelve according to compilers (PGI and Intel), MPIs (mvapich-2.0, mvapich-2.2, and mpich-3.2) and NetCDF (NetCDF-3.6.3 and NetCDF-4.1.3) and performed wall clock time measurement for the WRF and CMAQ models based on the built computing resources. In the result of the experiment according to the compiler and library type, the performance of the WRF (30 min 30 s) and CMAQ (47 min 22 s) was best when the combination of Intel complier, mavapich-2.0, and NetCDF-3.6.3 was applied. Additionally, in a result of optimization by the number of CPU cores, the WRF model was best performed with 140 cores (five calculation servers), and the CMAQ model with 120 cores (five calculation servers). While the WRF model demonstrated obvious differences depending on the number of CPU cores rather than the types of compilers and libraries, CMAQ model demonstrated the biggest differences on the combination of compilers and libraries.

• 정보보호학회논문지
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• 제28권2호
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• pp.457-469
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• 2018

본 연구에서는 망혼용단말(Multi-homed host)이 사라지지 않는 근본원인과 위험성을 알아보았다. 또한, 지금까지 연구 개발된 망혼용단말 탐지방법에 대해 비교 분석하여 개선사항을 도출하였다. 도출한 개선사항을 반영하여 망혼용단말을 효과적으로 탐지할 수 있는 자동 탐지시스템 모델을 제안하고 구현하였다. 아울러, 개발한 탐지시스템을 실제 망분리 기관과 유사한 가상실험환경에 설치한 후, 망혼용단말을 유형별로 발생시켜가며 탐지시스템의 기능과 성능을 측정하였다. 본 연구 범위에서는 오탐과 미탐 없이 정상 작동됨을 확인하였다. 제안한 탐지시스템은 에이전트(Agent) 기반 방식 중, 망혼용단말 탐지를 목표로한 최초의 학술 연구이다.

• Journal of information and communication convergence engineering
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• 제10권1호
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• pp.85-90
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• 2012

A 40-MS/sec 10-bit pipelined analog to digital converter (ADC) with a 1.2 Vpp differential input signal is proposed. The implemented pipelined ADC consists of eight stages of 1.5 bit/stage, one stage of 2 bit/stage, a digital error correction block, band-gap reference circuit & reference driver, and clock generator. The 1.5 bit/stage consists of a sub-ADC, digital to analog (DAC), and gain stage, and the 2.0 bit/stage consists of only a 2-bit sub-ADC. A bootstrapped switch with a constant resistance is proposed to improve the linearity of the input switch. It reduces the maximum VGS variation of the conventional bootstrapped switch by 67%. The proposed bootstrapped switch is used in the first 1.5 bit/stage instead of a sample-hold amplifier (SHA). This results in the reduction of the hardware and power consumption. It also increases the input bandwidth and dynamic performance. A reference voltage for the ADC is driven by using an on-chip reference driver without an external reference. A digital error correction with a redundancy is also used to compensate for analog noise such as an input offset voltage of a comparator and a gain error of a gain stage. The proposed pipelined ADC is implemented by using a 0.18-${\mu}m$ 1- poly 5-metal CMOS process with a 1.8 V supply. The total area including a power decoupling capacitor and the power consumption are 0.95 $mm^2$ and 51.5 mW, respectively. The signal-to-noise and distortion ratio (SNDR) is 56.15 dB at the Nyquist frequency, resulting in an effective number of bits (ENOB) of 9.03 bits.

• 한국멀티미디어학회논문지
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• 제13권7호
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• pp.943-949
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• 2010

본 논문은 하드웨어 곱셈 연산을 최적화하여 리프팅 기반의 9/7 웨이블릿 필터의 개선된 VLSI의 구조를 제안한다. 제안한 구조는 범용 곱셈기를 사용하는 기존의 리프팅 기반의 웨이블릿 필터와 비교하여 화질의 열화 없이 보다 적은 로직과 전력소모를 갖는다. 본 논문은 Pattern search 기반의 Lefevre 알고리즘을 이용하여 하드웨어 구조를 개선한다. 제안한 구조는 범용의 곱셈기를 단순한 shift-add 연산으로 대체하여 하드웨어 구현을 단순하게 하고 계산 속도를 빠르게 한다. 제안한 구조와 기존의 구조를 Verilog HDL을 이용하여 구현하고 비교 실험하였다. 두 구조는 0.18um 디지털 CMOS 공정의 스탠다드 셀을 이용하여 합성된다. 제안한 구조는 200MHz의 합성 타겟 클록 주파수에서 기존의 구조에 비해 면적, 전력소모와 최대 지연시간이 각각 약 51%, 43%와 30%로 감소하였다. 구현 결과를 통해 제안한 구조가 범용의 곱셈기 블록을 사용한 기존의 구조보다 스탠다드 셀을 이용한 ASIC 구현에 보다 적합하다는 것을 보여준다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제5권11호
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• pp.393-402
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• 2016

국방 L-V-C 시스템은 물리적 시간축에 따라 이벤트가 진행되는 Live 시스템, 컴퓨터 상에서 실제시간에 근접한 시간 사건에 의해 지배되는 Virtual 시스템 및 진행 시간에 관계없이 사건간 인과관계에만 의존적인 Constructive 시스템 등이 혼재된 분산형 복잡 시스템이다. 최근 이들 훈련 시스템들을 연동하여 최적의 훈련효과를 얻고자하는 LVC 연동 훈련체계에 대한 요구가 전세계적으로 증가하고 있다. 그러나, 기존에는 이론적이고 논리적인 접근 방식 혹은 부분적인 연동만이 제한적으로 제안되어 온 반면, 전 시스템적으로 LVC 훈련체계들을 연동시킬 수 있는 실제적인 기술은 국내외적으로 드문 상황이다. 이에 본 논문에서는 각 훈련시스템의 고유한 특성을 지원하는 분산시스템 연동 프로토콜들을 상위 개념에서 통합하고, 데이터와 이벤트에 대해 동일한 글로벌 시간과 상태를 유지하기 위한 데이터 중심 미들웨어 기반의 새로운 연동 아키텍쳐를 설계하고 구현한다. 또한, 구현된 연동 아키텍쳐를 기반으로 실제 L-V-C 시스템들을 모사한 시연 시스템들을 활용하여 그 성능을 검증하고 유효성을 증명한다.

• 대한전자공학회논문지SD
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• 제43권8호
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• pp.19-26
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• 2006

본 논문에서는, 1.8V 6-bit 100MSPS CMOS A/D 변환기를 제안한다. 제안하는 A/D 변환기는 저 전력소모를 위해 폴딩 구조의 A/D 변환기로 구현되었으며, 특히 전압구동 인터폴레이션 기법을 사용하여 전력소모를 최소화하였다. 또한 전체 A/D 변환기의 전력소모 감소를 위해 새로운 폴더 감소회로를 제안하여 기존의 폴딩 A/D 변환기에 비해 폴더 및 프리앰프 수를 절반으로 줄였고, 새로운 프리앰프 평균화 기법을 제안하여 전체 A/D 변환기의 성능을 향상시켰다. 설계된 A/D 변환기는 100MSPS의 변환속도에서 50MHz의 ERBW를 가지며, 이때의 전력소모는 4.38mW로 나타난다. 또한 측정결과 FoM은 0.93pJ/convstep의 우수한 성능 지표를 갖으며, INL 및 DNL은 각각 ${\pm}0.5 LSB$ 이내의 측정결과를 보였다. 제안하는 A/D 변환기는 0.18um CMOS공정으로 제작되었고 유효 칩 면적은 $0.28mm^2$ 이다.

• 대한전자공학회논문지SD
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• 제43권1호
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• pp.59-64
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• 2006

단일 기울기 ADC에 사용되는 램프 신호의 기울기는 공정과 주파수 변화에 민감하다. 이러한 변화는 ADC 이득 변화와 이미지 신호 프로세싱의 성능까지 영향을 준다. 본 논문에서는 자동 교정된 램프 신호를 이용한 단일 기울기 ADC를 이용하여 공정과 주파수 변화에 영향을 받지 않은 CMOS 이미지 센서를 제안하다. 본 논문에서 제안된 built-in-self-calibration (BISC) 구조는 공정과 주파수 변화에 상관없이 입력 조도별로 일정한 출력 값을 갖는 단일 기울기 ADC 동작을 가능하게 한다. 제안된 BISC를 탑재한 CMOS 이미지 센서는 $0.35{\mu}m$ 공정을 이용하여 제작하였다. 측정 결과는 제안된 구조가 공정이나 클럭 주파수의 변화에 따라 효과적으로 램프 기울기를 교정한다는 것을 보여준다. 칩 면적의 증가 정도는 $0.7\%$ 미미하였다.

• 한국컴퓨터정보학회논문지
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• 제25권7호
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• pp.1-8
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• 2020

본 논문에서는 군용시험장비로 개발된 시험용 영상생성/수집 장치에 XDMA를 활용하여 고속 이미지 데이터 전송을 구현한다. 본 연구에서 제안하는 기술은 커널영역에서 시스템버퍼를 사용하여 데이터를 복사하는 방법을 FPGA내 DMA 엔진을 통한 송수신으로 대체하여 효율성을 얻는다. 본 연구를 위해 장치는 Life Cycle을 고려하여 PXIe 플랫폼으로 개발하였으며, 양산성을 고려하여 저가의 FPGA를 활용하여 퍼포먼스를 최대화하였다. 본 논문에서 구현한 영상입출력보드는 기존의 메모리복사방식을 통해 AXI 인터페이스 클럭 주파수, 링크속도를 변경하여 시험하였다. 그리고 FPGA의 DMA 엔진을 사용하여 보드를 구성하였으며, 그 결과 전송속도는 기존의 5~8Hz에서 140Hz로 증가함을 확인하였다. 제안된 방법은 PXIe 플랫폼을 이용한 장치개발의 비용절감, 기술수준을 높여 국방력 강화에 기여할 것이다.

• 대한전자공학회논문지SD
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• 제45권9호
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• pp.71-78
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• 2008

본 논문에서는 H.264AVC baseline 디코더를 ARM926EJ-S 코어를 탑재한 FPGA(XC4VLX60)기반의 타겟 보드와 임베디드용 Linux Kernel 2.4.26의 개발환경에서 SW/HW 분할을 통해 설계 및 구현하였다. 하드웨어 가속기로는 움직임 보상 모듈 디블록킹 필터 모듈, YUV2RGB 변환 모듈을 사용하였으며 AMBA 버스 프로토콜을 통하여 소프트웨어와 함께 동작한다. 참조 소프트웨어(JM 11.0)를 OS(Linux)상에서 하드웨어 가속 모듈을 추가하고 메모리 접근 등을 최소화함으로써 성능을 향상시키고자 노력하였다. 설계된 하드웨어 IP와 시스템은 여러 단계로 검증하였으며 시스템의 복호화 속도 개선을 도모하였다. QCIF (176$\times$144) 영상을 24MHz의 클록 주파수의 타겟 보드상에서 약 2 frames/sec의 결과를 얻었으며 타겟 보드의 주파수를 증가시키고 FPGA영역의 IP를 ASIC으로 구현하면 더 좋은 성능을 기대할 수 있다.

• 한국통신학회논문지
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• 제24권6A호
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• pp.871-880
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• 1999

본 논문은 광대역 CDMA 방식의 IMT-2000 단말기용 이동국의 PN 코드 위상 동기를 위한 추적기와 데이터를 복원하는 복조기회로 설계 및 구현에 대해서 기술한다. 먼저 동기 추적을 위한 회로는 넌코히어런트 방식을 사용하여 설계하였으며 동기 추적 과정에서 발생되는 클럭이 1/8 PN 칩의 해상도를 갖도록 설계하였다. 복조기 부분은 코히어런트 방식을 사용하여 설계하였으며 타임 트래킹 동작에 의해서 발생되는 클럭으로 생성된 PN 코드와 수신신호를 역확산하여 원래의 데이터를 복원하도록 설계하였다. 32.786 MHz의 구동 클럭과 4.096 MHz의 칩율을 사용하였으며 FPGA로 구현하였다. 또한 설계된 복조기는 32Kbps 음성 및 신호 채널에서 정상 동작함을 확인하였다. 성능 검증을 위하여 AWGN(Additive White Gaussian Noise) 7dB로 시뮬레이션하여 데이터 복원이 이루어 졌으며 무선 가입자망(WLL:wireless local loop)과 IMP-2000 변복조기 설계에 적용할 수 있음을 알 수 있었다.