• The Journal of the Acoustical Society of Korea
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• 제15권2E호
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• pp.24-32
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• 1996

A rigorous theory for modeling, analysis, optimum nonseparable filter bank in multidimensional M-band quantized subband codec are developed in this paper. Each pdf-optimized quantizer is modeled by a nonlinear gain-plus-additive uncorrelated noise and embedded into the subband structure. We then decompose the analysis/synthesis filter banks into their polyphase components and shift the down-and up-samplers to the right and left of the analysis/synthesis polyphase matrices respectively. Focusing on the slow clock rate signal between the samplers, we derive the exact expression for the output mean square quantization error by using spatial-invariant analysis. We show that this error can be represented by two uncorrelated components : a distortion component due to the quantizer gain, and a random noise component due to fictitious uncorrelated noise at the uantizer. This mean square error is then minimized subject to perfect reconstruction (PR) constraints and the total bit allocation for the entire filter bank. The algorithm gives filter coefficients and subband bit allocations. Numerical design example for the optimum nonseparable orthonormal filter bank is given with a quincunx subsampling lattice.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권3호
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• pp.255-265
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• 2012

This paper presents a 15-GHz multiphase rotary traveling-wave voltage-controlled oscillator (RTW VCO) where a shielded coplanar stripline (CPS) is exploited to provide better shielding protection and lower phase noise at a moderate cost of characteristic impedance and power consumption. Test chips were implemented in a standard 90-nm CMOS process, demonstrating the measured results of 2-GHz frequency tuning range, -11.3-dBm output power, -109.6-dBc/Hz phase noise at 1-MHz offset, and 2-ps RMS clock jitter at 15 GHz. The chip core occupies the area of $0.2mm^2$ and dissipates 12 mW from a single 1.2-V supply.

• Journal of Power Electronics
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• 제10권3호
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• pp.228-234
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• 2010

This paper investigates the conducted-noise characteristics of a digitally-controlled randomly-switched dc-dc converter. In order to investigate the effect of the suggested digital controller on the conducted-noise characteristics of a dc-dc converter, three factors have been studied: the field-programmable gate array (FPGA) clock speed, the randomization ratio percentage, and the effect of using a closed loop feedback controller. A field-programmable gate array is much more flexible than analog control circuits, has a lower cost, and can be used for power supply applications. A novel FPGA-based implementation has been suggested for obtaining the experimental validations and realizing the studied concepts. Furthermore, the experimental results have been discussed and design guidelines have been included.

• Journal of electromagnetic engineering and science
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• 제17권1호
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• pp.39-43
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• 2017

In this paper, a systematic and statistical calibration technique was implemented to calibrate a high-speed signal converting system containing multiple digital-to-analog converters (DACs). The systematic error (especially the imbalance between DACs) in the current combining network of the multi-DAC system was modeled and corrected by calculating the path coefficients for individual DACs with wideband reference signals. Furthermore, by applying a Kalman filter to suppress noise from quantization and clock jitter, accurate coefficients with minimum noise were identified. For correcting an arbitrary waveform generator with two DACs, a co-simulation platform was implemented to estimate the system degradation and its corrected performance. Simulation results showed that after correction with 4.8 Gbps QAM signal, the signal-to-noise-ratio improved by approximately 4.5 dB and the error-vector-magnitude improved from 4.1% to 1.12% over 0.96 GHz bandwidth.

• 한국환경과학회지
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• 제16권12호
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• pp.1393-1399
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• 2007

This research helps you understand the road traffic noise levels by using a noise map. We have observed the change of the road traffic noise levels around $07:00{\sim}08:30\;and\;22:00{\sim}23:00$ using the noise map in the city. The road traffic noise level is very high both at noon and at night around a beltway and an interchange that is linked with a highway. It seems that the main route of so many vehicles, which are at neighboring cities such as N city and D and H districts and which avoid traffic jams in the city, is the beltway and interchange. The road traffic noise level of a nearby express bus terminal, railroad station, and airport is more than 75 dB at noon and 65 dB at night. The road traffic noise level of G city at night is observed to be more than 55 dB. The noise levels of a residence area and a university are higher than a road with high noise levels when the commuters drive to work. The end of the day exceeds 11 o'clock because of a culture level of development that arouses spare time, eating out, adults' drinking culture, nightlife of the youth, etc. Therefore, the road traffic noise level is high during late night hours, and it exceeds regulatory guidelines(55 dB(A)). It also damages the residence area that is located near the road.

• 한국산업정보학회논문지
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• 제18권5호
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• pp.9-14
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• 2013

본 논문은 DLL 기술을 사용하여서 낮은 위상잡음을 갖는 주파수 체배기를 설계 하였다. VCDL은 공통모드 잡음을 줄이기 위해서 차동구조를 이용하여 설계 되었다. 이번 설계는 65nm, 1.2V TSMC CMOS 공정을 이용 하였고, 동작 주파수 범위는 10MHz에서 24MHz로 측정되었다. TCXO를 기준 주파수로 사용하여 위상잡음을 측정하였을 때 38.4MHz의 출력에서 1MHz offset 기준으로 -125dBc/Hz가 측정되었다. 총 면적은 $0.032mm^2$을 사용하였고, 출력 버퍼를 포함하여 총 1.8mA의 전류를 칩에서 소비하였다.

• 한국전자파학회지:전자파기술
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• 제7권2호
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• pp.38-45
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• 1996

우리의 일상 생활에 있어 가정용 전기기기는 우리 삶의 일부분이라고 말할 수 있을 정도로 그 존재 가치가 절대적이다. 최근 반도체 기술의 발달은 이러한 기기의 제어를 기계적인 방법에서 digital 방식의 전자자적인 방법으로 바꾸어 놓고 있다. 이러한 전자적인 제어장치를 갖는 기기로 의 발전은 사용상의 편리함을 갖고 있는 반면 EMC(Electromagnetic Compactibility)부분에 취약한 단점을 가지고 있다. 특히 가정용 전기기기는 물론이고 전동공구류 또한 일반 가정에서 쉽게 사용 될 수 있는 기기이므로 전자파장해에 대한 문제는 기기의 오동작 문제를 떠나 사용자 신체의 손상 등 위해를 가할수 있는 가능성을 항상 갖고 있다. 가정용 전기기기 및 전동 공구류에 대한 EMC문 제는 장착된 Micro-Processor 구동을 위한 clock 신호, 모터 등 회전기 부분에서 발생하는 불연속 적인 전자파 noise, 전원선에서 발생하는 전도성 noise와 방사성 noise가 그 원인이 되고 있으며 이러한 전자파 noise는 주변에서 동작하고 있는 다른 기기의 동작을 방해하고 또한 주변에서 동작 하고 있는 다른 기기로부터의 전자파 noise에 의해 자신이 영향을 받아 불필요한 오동작을 유발하 기도 한다. 여기에서는 EMI 부분의 경우 금번 고시 내용과 기존의 전기용품 안전관리법의 내용을 비교하였 으며, EMS 부분은 가정용 전기기기 뿐만아니라 고시된 해당 제품 모두를 비교하여 관련 제조업체 및 관계자에게 도움이 되도록 하였다.

• 한국통신학회논문지
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• 제21권12호
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• pp.3235-3245
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• 1996

이산스펙트럽(Spread Spectrum) 통신 시스템에 사용되는 DDFS(Direct Digital Frequency Synthesizer)는 짧은 천이시간과 광대역의 특성을 요구하고, 전력소모도 적어야 한다. 이를 위해서 본 연구의 DDFS는 파이프라인 구조의 위상 가산기와 4개의 sine ROM을 병렬로 구성하여, 단일 sine ROM으로 구성된 DDFS에 비해 처리 속도를 4배 개선하였다. 위상 가산기의 위상 잘림으로 나빠지는 스펙트럼 특성은 위상 가산기 구조와 같은 잡음 정형기를 사용하여 보상하였고, 잡음 정형기의 출력 중 상위 8-bit만을 sine ROM의 어드레스로 사용하였다. 각각의 sine ROM은 사인 파형의 대칭성을 이용하여, 0 ~ $\pi$/2 사인 파형의 위상, 진폭 정보를 저장함으로 0 ~ 2$\pi$ 사인 파형의 정보를 갖는 sine ROM에 비해 크기를 크게 줄였고, 어드레스의 상위 2-bit를 제어 비트로 사용하여 2$\pi$의 사인 파형을 조합했다. 입력 클럭을 1/2, 1/4로 분주하여, 1/4 주기의 낮은 클럭 주파수로 대부분의 시스템을 구동하여, 소비 전력을 감소시켰다. DDFS 칩은 $0.8{\mu}$ CMOS 표준 공정의 게이트 어레이 기술을 이용ㅇ하여 구현하였다. 측정 결과 107MHz의 구동 클럭에서 안정하게 동작하였고, 26.7MHz의 최대 출력 주파수를 발생시켰다. 스펙트럼 순수도(Spectral purity)는 -65dBc이며, tuning latency는 55 클럭이다. DDFS칩의 소비 전력은 40MHz의 클럭 입력과 5V 단일 전원을 사용하였을 때 276.5mW이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.487-488
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• 2006

In this paper, we analyzed the FBGA packages operating in high speeds and high frequency rates for DRAM. Using 3D simulations, we could extract s-parameters of packages. We realize that the proposed FBGA package does not operate properly at 3Gbps bacause the FBGA package have delta-I noise($V_{{\Delta}I-peak}$) of 132.0mV and crosstalk of 300mV, which is 25% of the operating clock level.

• 조명전기설비학회논문지
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• 제29권3호
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• pp.69-80
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• 2015

This paper is writing about developing magnet power supply. It is very important for power supply to obtain output current in high precision and high stability. As a switching noise and a power noise are the cause of disrupting the stability of output current, to remove these at the front end, low pass filter with 300Hz cutoff frequency is designed and placed. And also to minimize switching noise of the current into magnet and to stop abrupt fluctuations, output filter should be designed, when doing this, we design it by considering load has high value inductance. As power supply demands the stability of less than 5ppm, high precision 24bit(300nV/bit) analog digital converter is needed. As resolving power of 24bit(300nV/bit) analog digital converter is high, it is also very important to design the input stage of analog digital converter. To remove input noise, 4th order low pass filter is composed. Due to the limitation of clock, to minimize quantization error between 15bit DPWM and output of ADC having 24bit resolving power, ${\Sigma}-{\Delta}$ modulation is used and bit contracted DPWM is constituted. And before implementing, to maximize efficiency, simulink is used.