• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제4권12호
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• pp.391-398
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• 2015

이 연구에서는 중등 심화 과정을 마치고 사사 과정에 진입한 최우수 정보과학 영재 교육을 위한 회로 최소화 알고리즘의 성능 개선 및 평가 과정을 보인다. 이 과정에서 학생들은 원하는 목표 기능을 얻기 위한 논리 회로는 꼭 한 가지가 아니고 다양하게 구성할 수 있다는 점과 이들 중 가장 간단한 회로를 찾을 수 있는 방법의 필요성을 인식하게 된다. 수작업으로 이루어지는 까르노 맵에서 회로 최소화를 위한 기본 원리를 터득하고, 그 과정을 소프트웨어로 수행하는 Quine-McCluskey 알고리즘을 탐구한다. Quine-McCluskey 알고리즘은 기본적으로 집합 연산의 반복에 의해 중복성을 도출하고 축약하는 과정을 반복한다. 집합 연산은 두 집합을 구성하는 원소들에 대한 비교 연산으로 이루어지므로 복잡도가 높다. 이를 해결하는 방법으로 원소 나열식 집합을 비트 정보로 표현하는 방안을 모색하고, 그 결과 약 36%의 성능 향상이 이루어짐을 보게 된다. 이 과정의 궁극적 목표는 영재 학생들이 전자 스위치, 논리 게이트, 논리 회로, 프로그래밍 언어, 데이터 구조, 알고리즘 등을 포괄하는 컴퓨터과학 학문에 대한 흥미와 지식 통합적 안목을 기르는 데 있다.

• 대한전자공학회논문지
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• 제13권4호
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• pp.12-17
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• 1976

구논문은 ULM(Universal Logic Modules)의 구성과 특징에 관하여 고찰하고 TULM, QULM 및 SULM에 관하여 분석하였으며 대칭함수를 도입하여 ULM 회로의 간소화를 시도하였다. 대칭함수에 의한 간소화결과를 ULM으로 실현시키기 위하여 54/74류 집적회로를 써서 10KHz의 발진회로를 구성하여 이론적 결과와 대응함을 관찰하였다. This paper deals with characteristics and analysis of the Universal Logic Modules as well as TULM, QULM and SULM. Studies are made on minimization in Storms of symmetric circuits and theoretical stuides are made by using the symmetric functions The symmetric circuits of the ULM are realized by employing 54/74 ICs, An oscillator circuit of 10KHz. is constructed based on the ULM. The experimental results gave a good agreement with the theoretical Minimization.

• 한국컴퓨터정보학회논문지
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• 제19권3호
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• pp.109-117
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• 2014

본 논문은 회로 최소화 문제에 대한 Quine-McCluskey 법을 개선한 알고리즘을 제안하였다. Quine-McCluskey 법은 주 내포 항을 반복적인 방법으로 찾고, 회로 최소화 방법으로 시행착오법, 분기한정법 또는 Petrick 법을 적용한다. 반면에 제안된 알고리즘은 사전에 항표를 생성하여 주 내포 항을 간단히 찾는 방법을 제안하였으며, 집합피복을 결정하는 방법을 적용하여 1차와 2차 필수 주 내포 항을 간단히 찾는 방법을 제안하였다. 3-변수와 4-변수 실험 데이터에 적용한 결과 제안된 알고리즘이 Quine-McCluskey 법에 비해 보다 간단하면서도 정확히 해를 구할 수 있었다.

• 대한전자공학회논문지SD
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• 제39권8호
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• pp.84-91
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• 2002

In this paper, we proposed a CLB-based CPLD technology mapping algorithm for power minimization under time constraint in combinational circuit. The main idea of our algorithm is to exploit the "cut enumeration and feasible cluster" technique to generate possible mapping solutions for the sub-circuit rooted at each node. In our technology mapping algorithm conducted a low power by calculating TD and EP of each node and decomposing them on the circuit composed of DAG. It also takes the number of input, output, and OR-term into account on condition that mapping can be done up to the base of CLB, and so it generates the feasible clusters to meet the condition of time constraint. Of the feasible clusters, we should first be mapping the one that h3s the least output for technology mapping of power minimization and choose to map the other to meet the condition of time constraint afterwards. To demonstrate the efficiency of our approach, we applied our algorithm to MCNC benchmarks and compared the results with those of the exiting algorithms. The experimental results show that our approach is shown a decrease of 46.79% compared with DDMAP and that of 24.38% for TEMPLA in the power consumption.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.388-391
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• 1999

This Paper presents an efficient algorithm that minimizes the area of the combinational system through cell replacement. During the minimization, it maintains the circuit speed same. For the minimization, the proposed algorithm defines the criticality of each cell, based on the critical delay and the number of paths passing through the cell. Then, it visits the cells of the system, one by one, from the one with the lowest criticality, and replaces it with the minimum area cell that satisfies the delay constraint. Experimental results, using the LGsynth91 benchmark circuits synthesized by misII, show that the proposed algorithm reduces the circuit area further by 17.54% on the average without sacrificing the circuit speed.

• 전기학회논문지
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• 제60권6호
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• pp.1140-1145
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• 2011

This paper proposes a new loss minimization control method for the vector controlled induction motors. The aim of the proposed loss minimization method is how to determine the optimal flux reference to minimize the total loss of induction motor. Even though the proposed algorithm is based on the equivalent circuit of induction motor including iron loss and leakage inductance, the algorithm is easy to be found and simple to be implemented. Futhermore, the proposed loss minimization algorithm can be applied easily to the traditional vector control system without any additional hardware. Simulation and experimental results are given to validate the effectiveness of the proposed method.

• 한국정보과학회논문지:시스템및이론
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• 제30권9호
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• pp.504-511
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• 2003

논리회로 합성에서 함수의 대칭성을 이용하여 면적이나 시간 지연을 최소화하는 문제는 많은 시간동안 연구되어 왔다. 본 논문은 최근 들어 면적이나 시간지연 보다도 더 중요하게 여겨지는 전력 소모를 최소화하는데, 회로 대칭성이 어떻게 이용되는 지에 대한 연구를 소개한다. 이 논문에서 회로의 대칭성에 대한 폭넓은 정의를 소개하고, 각 대칭성간의 관계에 대해 논의하며, 각 회로의 대칭성이 어떻게 전력을 줄이는데 유용할 수 있는지에 대해 논의한다. 또한, 회로에 존재하는 주 입력(primary input)과 내부 노드사이에 존재하는 대칭성을 찾아내는 알고리즘을 소개한다. 이 논문에서 소개하는 알고리즘의 특징은 첫째, 면적이나 속도지연의 증가가 거의 없이, 전력 소모를 줄여주는 효과적인 재합성 기법이란 것이다. 둘째, 대부분의 다른 휴리스틱(heuristic) 알고리즘과는 달리, 회로의 스위칭 (switching) 양에 있어 단조 향상(monotonic improvement)을 보장한다. 이미 잘 알려진 바와 같이 CMOS 회로에서는 스위칭 양이 전력소모에 대부분을 차지하므로, 알고리즘의 적용 후에 회로가 전력 소모 면에서 계속적인 향상을 이룰 수 있게 한다는 점에서 매우 효과적이라 하겠다. 알고리즘의 효과를 검증하기 위해서, MCNC 벤치마크 회로를 이용하여 실험을 시행하였고, 실험 결과, 속도나 면적에 대한 오버헤드가 거의 없으면서 평균 12%의 전력 소모를 줄일 수 있었다.

• 대한전자공학회논문지
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• 제22권2호
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• pp.82-89
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• 1985

MCO 문제의 해석을 하기 위한 weight P-norm방법을 연구하여 새로운 non-inferior해를 구하였다. Weight 최소화방법을 MOSFET NAND 게이트에 적용하여 최적 non-inferior해를 구하였다. 또한 본 논문에서 응용한 최소화방법은 목적함수가 non-convex일때도 적용된다. 본 논문의 최소화 방법의 결과를 Lightner의 결과와 비교하여 효율성을 입증하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2009년도 정기총회 및 추계학술대회 논문집
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• pp.252-255
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• 2009

This paper proposes a new loss minimization controller (LMC) for induction motor drive. The proposed LMC presents a strategy to minimize the total power losses of induction motor (IM), which is based on simplified equivalent circuit and simplified model of IM. The proposed controller using the field oriented control (FOC) method is to determine an optimal rotor flux for obtaining the minimum total power losses and higher efficiency. Simulation and experimental results are given to validate the effectiveness of the proposed method.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1995년도 하계학술대회 논문집 B
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• pp.623-627
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• 1995

This paper describes analysis and optimization of Weil-Dobke synthetic testing circuit parameters, which is efficient and economical test method in high capacity AC circuit breaker. In this paper, analysis of synthetic short-circuit test circuit parameter proposed nondimensional factor that is reciprocal comparison value of circuit parameter and is not related to rated of circuit breaker, in particular, this study induce minimization of required energy of critical TRV generation specified in IEC 56 standards and present optimal design of synthetic short circuit testing facilities.