이 논문은 4상 6극 SRM의 최대토크/효율 및 최소토크맥동 운전을 위한 적정 전압과 스위칭각에 관한 연구이다. SRM은 비선형적인 특성이강하여 해석적인 방법으로 특성을 고찰하거나 속도/토크 제어가 어려운 단점이 있다. 이 논문에서는 최대토크/효율 및 최소토크맥동의 운전이 가능한 최적의 스위칭각과 전압을 SIMULINKK를 이용하여 구하였다. 시뮬레이션 결과 최대토크운전에서는 속도는 스위칭각에 의존되고, 토크는 전압에 의존됨을 알 수 있었다. 뿐 만 아니라 최대효율, 최소토크리플운전에서는 전압보디는 속도와 스위칭각에 의해서 최대효율과 최소토크 리플이 발생되는 것을 알 수 있었다. 시뮬레이션에 의해서 구해진 최적각들을 ROM 데이터형식으로 참조 테이블을 만들어 마이크로 프로세서를 이용하여 구동하여 최대토크/효율, 최소토크리플 운전의 타당성을 보였다.
일반적으로 버스에서 소모되는 에너지는 전체 시스템에서 큰 비중을 차지한다. 버스 분할 방법은 시스템의 소모 에너지를 줄이고 각 버스 세그먼트들의 기생 부하(parasitic load)를 감소시킴으로서 지연시간을 줄이는데 사용될 수 있다. 버스를 분할함에 있어서 버스에 의해 상호 연결된 처리소자들 사이의 데이타 교환 확률 분포에 따라 가장 적은 에너지를 소모하는 버스 분할 방법은 달라질 수 있다. 본 연구에서는 수평적인 버스 분할 구조의 확장된 개념으로 트리구조 기반의 버스 분할 방법에 대해 연구하고, 이를 바탕으로 여러 가지 버스 분할 방법 중에서 주어진 시스템의 처리소자 간 데이타 교환 확률의 분포에 따라 가장 적합한 구조를 선택하는 문제에 대해 논하였다. 실험 결과는 제안된 방법들이 버스에서 소모되는 에너지를 최대 83$\%$까지 감소시킬 수 있음을 보여준다.
본 논문에서 모바일 기기에 적용하는 DCM DC-DC 벅 변환기를 설계하였다. 이 변환기는 안정된 동작을 위한 보상기, PWM 로직과 파워 스위치로 구성되어 있다. 작은 하드웨어 폼-팩터를 얻기 위하여 칩 외부에서 사용하는 소자의 갯수를 최소화하여야 하며 이는 효율적인 주파수 보상과 디지털 스타트-업 회로로 구현하였다. 매우 작은 부하 전류에서 효율의 감소를 막기 위하여 버스트-모드 동작도 구현하였다. DCM 벅 변환기는 0.18um BCDMOS 공정으로 제작되었다. 2.8~5V의 입력 전압 범위에 대하여 출력 전압 값은 외부 저항 소자를 사용하여 1.8V로 프로그램 되었다. 1MHz의 스위칭 주파수 및 100mA의 부하 전류에서 측정된 최대 효율은 92.6%이다.
본 논문은 CMOS RFIC 단일 칩을 위한 Bandgap Voltage Reference와 이를 포함한 저 잡음 Low Dropout (LDO) Regulator 회로에 관한 것이다. 저 잡음을 위해 Bandgap Voltage Reference에 사용된 BJT 다이오드의 유효면적을 증가시켜야 함을 LDO의 잡음해석을 통해 나타내었다. 이를 위해 다이오드를 직렬 연결하여 실리콘의 실제면적은 최소화 하면서 다이오드의 유효면적을 증가시키는 방법을 적용하였고, 이를 통해 LDO의 출력잡음을 줄일 수 있음을 확인하였다. $0.18{\mu}m$ CMOS 공정으로 제작된 LDO는 입력전압이 2.2 V 에서 5 V 일때 1.8 V의 출력전압에서 최대 90 mA의 전류를 내보낼 수 있다. 측정 결과 Line regulation은 0.04%/V 이고 Load regulation은 0.45%를 얻었으며 출력 잡음 레벨은 100 Hz와 1 kHz offset에서 각각 479 nV/$^\surd{Hz}$와 186 nV/$^\surd{Hz}$의 우수한 성능을 얻었다.
본 논문에서는 MPPT(Maximum Power Point Tracking) 기능을 갖는 열에너지 하베스팅을 위한 DC-DC컨버터를 설계하였다. 설계된 회로는 열전소자로부터 수확된 낮은 전압을 변환하여 부하에 승압된 전압을 공급한다. 시동회로는 제어기가 동작할 수 있는 VDD를 공급하고 결과적으로 Main 부스트 변환기의 파워스위치를 ON/OFF하게 되며, 스위칭 동작을 통해 부하에 승압된 전압을 공급한다. Bulk-driven 비교기를 이용하여 낮은 전압에서도 비교동작을 가능하게 하였고, 이를 이용하여 시스템 효율을 높이고, 전압안정화 동작을 하게 된다. 최대 효율은 76%이다. 제안된 회로는 0.35um CMOS 공정으로 설계되었으며, 모의실험을 통하여 동작을 검증하였다. 설계된 회로의 칩 면적은 $933um{\times}769um$이다.
KIEE International Transactions on Electrophysics and Applications
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제11C권4호
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pp.127-132
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2001
We describe the pulse forming of pulsed $CO_2$laser using multi-pulse superposition technique. A various pulse length, high duty cycle pulse forming network(PFN) is constructed by time sequence. That is, this study shows a technology that makes it possible to make various pulse shapes by turning on SCRs of three PFN modules consecutively at a desirable delay time with the aid of PIC one-chip microprocessor. The power supply for this experiment consists of three PFN modules. Each PFN module uses a capacitor, a pulse forming inductor, a SCR, a High voltage pulse transformer, and a bridge rectifier on each transformer secondary. The PFN modules operate at low voltage and drive the primary of HV pulse transformer. The secondary of the transformer has a full-wave rectifier, which passes the pulse energy to the load in a continuous sequence. We investigated laser pulse shape and duration as various trigger time intervals of SCRs among three PFN modules. As a result, we can obtain laser beam with various pulse shapes and durations from about 250 $mutextrm{s}$ to 600 $mutextrm{s}$.
A VLSI architecture of an Ogg Vorbis decoder is proposed : which is dedicated to portable audio appliances. Referring to the computational cost analysis of the decoding processes, the LSP (Line Spectrum Pair) process, which takes more than 50% of the total processing time, can be regarded as a bottleneck to achieve realtime processing by embedded Processors. Thus in our decoder a specific hardware architecture is devised for the LSP process so as to be integrated into a single chip together with an ARM7TDMI processor. In addition, in order to reduce the total hardware cost, instead of the floating point arithmetic, the fixed point arithmetic is adopted. The LSP module has been implemented with 9,740 gates by using a Virtual Silicon 0.l5$\mu\textrm{m}$ CMOS technology, which operates at 58.8MHz with the total CPU load reduced by 57%. It is also verified that the use of the fixed point arithmetic does not incur any significant sound distortion.
This paper presents the design of a down-conversion mixer with built-in active balun integrated in a $0.25\;{\mu}m$ pHEMT process. The active balun consists of series-connected common-gate FET and common-source FET. The designed balun achieved broadband characteristics by optimizing gate-width and bias condition for the reduction in parasitic effect. From DC to more than 6GHz, the active balun shows the phase error of less than 3 degree and the gain error of less than 0.4 dB. A single-balanced down-conversion mixer with built-in broadband active balun has been designed with optimum width, load resistor and bias for conversion gain and without any matching component for broadband operating. The designed mixer whose size of including on-chip bias circuit is $1\;mm{\times}1\;mm$ shows the conversion gain of better than 7 dB from 2 GHz to 6 GHz and $P_{1dB}$ of -10 dBm at 5.8 GHz
Recently, a fuel cell with low voltage and high current output characteristics is remarkable for new generation system It needs both a DC-DC step-up converter and DC-AC inverter to be used in fuel cell generation system Therefor, this paper, consists of an isolated DC -DC converter to boost the fuel cell voltage 380[$V_{DC}$] and a PWM inverter with LC filter to convent the DC voltage to single phase 220[$V_{AC}$]. Expressly, a tapped inductor filter with freewheeling diode is newly implemented in the output filter of the proposed high frequency isolated ZVZCS PWM DC-DC converter to suppress circulating current under the wide output voltage regulation range, thus to eliminate the switching and transformer turn-on/off over-short voltage or transient phenomena Besides the efficiency of 93-97[%]is obtained over the wide output voltage regulation ranges and load variations.
In this paper, we performed the implementation of image transmission server system using embedded system that is for the specified object and easy to install at any places and move to wherever. Since the embedded system has lower capability than PC, we have to reduce the quantity of calculation and transmission. The image compression like JPEG, needs that the server calculates for making compressed image, makes the server carry the load. So we compresses the image at the server and transmit the codes to the clients connected, then the received codes from server are decoded and displayed at the clients. In this process to make the image compression and transmission effectively, we decrease the procedure as simple as possible to transmit the data in almost real-time. We used the Redhat linux 9.0 OS at the host PC and the target board based on embedded linux. The image sequences are obtained from the camera attached to the FPGA board with ALTERA chip. For effectiveness and avoiding some constraints, we made the device driver. Generally the image transmission server is PC, but using the embedded system as a server makes the server portable and cheaper than the system based on PC.
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[게시일 2004년 10월 1일]
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