• 한국주조공학회지
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• 제42권5호
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• pp.314-322
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• 2022

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 춘계학술대회
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• pp.174-177
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• 2016

네트워크-온-칩 (Network-on-Chip, NoC)에서 임계경로 문제를 개선하기 위해 라우터에 라디오 주파수 (RF) 모듈을 집적하는 무선 네트워크-온-칩(Wireless Network-on-Chip, WNoC)은 코어와 무선 인터페이스 라우터 (Wireless Interface Router, WIR)의 매핑 정보에 따라 통신량이 많은 코어간의 임계경로가 변화하여 지연시간에 악영향을 줄 수 있다. 본 논문에서는 코어들이 서브넷을 구성하는 small world 구조 WNoC에서 지연시간을 최적화하기 위해 코어 간의 통신량을 고려한 유전알고리즘(Genetic Algorithm, GA) 기반 코어 및 WIR의 매핑 기법을 제안하였다. 제안한 기법이 통신량이 많은 코어간의 임계경로를 최적화할 수 있도록 하였다. 모의실험 결과를 통해 무작위 매핑과 비교하여 제안하는 기법이 $4{\times}4$ 메시 기반 small world 구조에서 지연시간을 평균 33% 감소시키는 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.117-123
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• 2008

본 논문에서는 규칙적인 형태의 NoC 중 mesh 구조를 기반으로 한 어플리케이션 코어 매핑 알고리즘 연구 내용을 소개한다. 제안된 알고리즘은 ant colony optimization(ACO) 기법을 이용하여 주어진 SoC 내장 코어 및 NoC 특성 정보를 대상으로 가장 효과적인 코어 배치 결과를 도출한다. 설계 목적으로 사용된 네트워크 지연 시간 측정을 위해 평균 흡수 계산 결과를 이용하였으며 제한 조건으로는 NoC 대역폭을 기준으로 하였다. 12개의 코어로 구성되는 실제 기능 블럭을 대상으로 실험한 결과 계산 시간이나 매핑 결과 모두 우수함을 확인할 수 있었다.

• 한국주조공학회지
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• 제42권2호
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• pp.136-144
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• 2022

• 디지털콘텐츠학회 논문지
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• 제9권3호
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• pp.471-481
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• 2008

전력소모를 고려한 테스트 스케줄링은 회로의 복잡도가 높은 SoC 시스템을 테스트할 경우 제한된 전력 소모량 내에서 고장 검출율을 높일 수 있고 테스트 시간을 단축 할 수 있는 효과적인 방법이다. 본 논문에서는 제한된 전력소모량 내에서 효율적으로 테스트를 수행하기 위한 테스트 자원의 모델링 방법 및 테스트 스케줄링 알고리듬을 제안하고 그 유효성을 검증한다. 테스트 자원의 모델링 방법으로는 전력사용량의 최고점과 차고점을 이용한 방법 및 소모 전력의 변화량에 따라 테스트 자원을 분할하는 방법을 제시한다. 또한 테스트 자원과 코어의 상관관계를 이용하여 동시 사용가능한 최대 코어 수를 생성하는 확장나무성장 그래프 생성 알고리듬 및 전력의 최적화가 가능한 전력 소모량 변이 그래프 생성 알고리듬으로 구성된 휴리스틱(heuristic) 테스트 스케줄링 알고리듬을 제안하고 이전의 알고리듬과 비교한다.

• 대한전자공학회논문지SD
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• 제44권11호
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• pp.109-118
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• 2007

SoC의 집적도와 동작 속도의 증가로 인하여 지연 고장 테스트의 중요성이 더욱 커지고 있다. 본 논문은 천이 지연 고장 테스트를 지원하는 개선된 IEEE 1500 래퍼 셀 구조와 IEEE 1149.1 TAP 제어기를 이용하기 위한 인터페이스 회로를 제시하고 이를 이용한 테스트 방법을 제안 한다. 제안 하는 셀 구조는 한 번의 테스트 명령어를 이용하여 상승 지연 고장 테스트와 하강 지연 고장 테스트를 연속적으로 수행 할 수 기능을 유지하면서 기존의 셀 구조에 비하여 적은 면적 오버헤드를 가지며 테스트 시간을 줄일 수 있다. 또한 다른 클럭으로 동작하는 코어에 대한 테스트를 동시에 수행 할 수 있다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2014년도 춘계학술발표대회
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• pp.18-19
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• 2014

멀티프로세서 시스템 온칩 (MPSoC) 플랫폼은 고성능 임베디드 시스템을 위한 핵심 구성요소이다. MPSoC 를 구성하는 각각의 처리요소 (processing element, PE)는 대응하는 태스크의 연산 특징에 맞춤으로 최적화되어 있어야 한다. 갈수록 증가하는 고성능의 요구에 따라 동종 MPSoC 는 각각의 태스크 연산 특징에 최적화된 다양한 PE 를 보유한 이기종 MPSoC 로 발전되어 왔다. 따라서 이기종 MPSoC 의 코어들은 응용에 특화된 맞춤형 명령어 세트로 설계된다. 하지만 이러한 이기종성은 다양한 태스크로 구성된 응용들을 어떻게 서로 다른 특성을 지닌 PE 들에 매핑해야 최적의 시스템을 구성할 지를 결정해야 하는 부담을 컴파일러와 같은 툴에 지우고 있다. 잘못된 매핑은 시스템 성능을 현저히 저하시킬 소지가 있다. 본 연구에서는 멀티미디어 응용 태스크의 연산 패턴을 분석하여 최적의 태스크 매핑을 결정하는 기법을 제안하고 있다.

• 한국광물학회지
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• 제19권3호
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• pp.163-169
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• 2006

남극 드레이크해협 극전선 남쪽 해산(수심 2710 m) 퇴적물코어(DP00-02, 코아길이 284 cm)의 화학조성과 점토광물분석을 실시하여 빙기-간빙기 순환과 관련된 고해양학적 분석을 실시하였다. 구성 점토광물은 전반적으로 스멕타이트가 우세하고 일라이트와 녹니석이 보다 적은 양으로 함유되어 있었다. 그러나 캐올리나이트는 거의 검출되지 않았다. 최하부에서 Marine Isotope Stage(MIS) 4와 5의 경계에 해당하는 170 cm 정도까지의 구간에서 상부로 갈수록 스멕타이트의 함량이 10% 정도 서서히 감소하는 경향을 보이고, 그 이상에서는 함량이 거의 일정하다. 점토광물 조성의 일정성에 비하여 $SiO_{2}$, Zr, Cs, Th, REE, $K_{2}O,\;Al_{2}O_{3}$는 $CaCO_{3}$와 상호 대조적이면서 큰 변화를 보인다. 24, 136, 176 cm 깊이에서 $SiO_{2}$의 급격한 증가와 $CaCO_{3}$의 급격한 감소가 관찰되는데, 이 시기에 기원지로 생각되는 남극대륙 빙붕으로부터 ice-rafted debris (IRD)가 다량 공급된 것으로 판단된다. 기타 주원소들, 미량원소, REE의 변화경향은 $SiO_{2}$와 유사하지만, Ni, Cu, Ba은 $SiO_{2}$와 상관성이 상대적으로 매우 낮은데, 이는 쇄설성 외에 속성과정에서의 재동 또는 해양생산성이 높았던 시기의 규조와 같은 생물기원 쇄설물의 축적과 관련이 있는 것으로 추정된다. 특히 Ba의 경우, $SiO_{2}$보다 $10{\sim}20cm$ 정도 지연되어 증가하는 특이한 경향을 보이는데, 이는 빙하후퇴에 이은 생산성의 빠른 증가와 관련된 것으로 보인다.

• 전자공학회논문지
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• 제49권9호
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• pp.237-243
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• 2012

최근의 시스템 온 칩 (SoC) 설계 기술의 발전에 따라, 수백개의 임베디드 메모리 코어들이 칩의 대부분의 면적을 차지하고 있다. 그러므로 시스템 온 칩의 수율은 임베디드 메모리 코어들의 수율에 따라 결정된다고 볼 수 있다. 최적의 수리 효율을 가지는 built-in self repair (BISR)을 모든 메모리들이 가지고 있게 된다면 면적의 부담이 너무 크다. 본 논문에서는 이와 같은 면적의 부담을 줄이기 위하여 메모리들을 그룹화 한 후에 비트맵 메모리를 공유하여 면적 부담을 크게 줄이는 방법을 제안한다. 제안하는 비트맵 메모리 공유방법은 built-in redundancy analysis (BIRA)의 면적을 크게 줄일 수 있다. 실험결과를 통해서 보면 제안하는 방법이 면적 부담을 대략 80%정도 줄이는 것을 확인 할 수 있다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.74-79
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• 2006

Advanced Microcontroller Bus Architecture (AMBA) 기반 System-on-Chip (SoC)에서는 기능적 테스트를 위해 ARM사의 Test Interface Controller (TIC)를 사용한다. 따라서 구조적 스캔 테스트 패턴도 TIC와 AMBA 버스를 통해 인가하면서 스캔입력과 출력을 동시에 수행할 수 없다는 단점이 있다. 본 논문에서는 ARM 코어를 사용하는 SoC 테스트를 위한 AMBA based Test Access Mechanism (ATAM)을 제안한다. 기존 TIC와의 호환성을 유지하고 스캔 입력과 출력을 동시에 할 수 있으므로 고가의 Automatic Test Equipment (ATE)를 통한 테스트 시간을 대폭 절감할 수 있다.