• 한국전기전자재료학회논문지
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• 제14권9호
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• pp.707-713
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• 2001

As the integrated circuit device shrinks to smaller dimensions, chemical mechanical polishing (CMP) process was requirdfo the global planarization of inter-metal dielectric (IMD) layer with free-defect. However, as the IMD layer gest thinner, micro-scratches are becoming as major defects. However, as the IMD layer gets thinner, micro-scratches are becoming as major defects. Micro-scratches are generated by agglomerated slurry, solidified and attached slurry in pipe line of slurry supply system. To prevent agglomerated slurry particle from inflow, we installed 0.5${\mu}{\textrm}{m}$ point of use (POU) filter, which is depth-type filter and has 80% filtering efficiency for the 1.0${\mu}{\textrm}{m}$ size particle. In this paper, we studied the relationship between defect generation and polished wafer counts to understand the exact efficiency fo the slurry filteration, and to find out the appropriate pad usage. Our experimental results showed that it sis impossible to prevent defect-causing particles perfectly through the depth-type filter. Thus, we suggest that it is necessary to optimize the slurry flow rate, and to install the high spray bar of de-ionized water (DIW) with high pressure, to overcome the weak-point of depth type filter.

• 한국신뢰성학회지:신뢰성응용연구
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• 제16권1호
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• pp.26-31
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• 2016

Purpose: The purpose of this study was to investigate the effect of grinding process and thickness on the fracture strength of silicon die used for semiconductor substrate. Method: Silicon wafers with different thickness from $200{\mu}m$ to $50{\mu}m$ were prepared by chemical mechanical polishing (CMP) and dicing before grinding (DBG) process, respectively. Fracture load was measured by point load test for 50 silicon dies per each wafer. Results: Fracture strength at the center area was lower than that at the edge area of the wafer fabricated by DBG process, while random distribution of the fracture strength was observed for the CMPed wafer. Average fracture strength of DBGed specimens was higher than that of the CMPed ones for the same thickness of wafer. Conclusion: DBG process can be more helpful for lowering fracture probability during the semiconductor fabrication process than CMP process.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 하계학술대회 논문집 Vol.8
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• pp.88-88
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• 2007

Chemical mechanical polishing (CMP) 공정은 그 어원에서 알 수 있듯이 슬러리의 화학적인 요소와 웨이퍼에 가해지는 기계적 압력에 의해 결정되는 평탄화 기술이다. 최근, 금속배선공정에서 높은 전도율과 재료의 값이 싸다는 이유로 Cu률 사용하였으나, 디바이스의 구조적 특성을 유지하기 위해 높은 압력으로 인한 새로운 다공성 막(low-k)의 파괴와, 디싱과 에로젼 현상으로 인한 문제점이 발생하게 되었다. 이러한 문제점을 해결하고자, 본 논문에서는 Cu 표면에 Passivation layer를 형성 및 제거하는 개념으로 공정시 연마제를 사용하지 않으며, 낮은 압력조건에서 공정을 수행하기 위해, 전해질의 농도 변화에 따른 선형추의전압전류법과 순환전압전류법을 사용하여 전압활성화에 의한 전기화학적 반응이 어떤 영향을 미치는지 연구하였다.

• 마이크로전자및패키징학회지
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• 제19권3호
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• pp.37-41
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• 2012

Cu 본딩을 이용한 웨이퍼 레벨 적층 기술은 고밀도 DRAM 이나 고성능 Logic 소자 적층 또는 이종소자 적층의 핵심 기술로 매우 중요시 되고 있다. Cu 본딩 공정을 최적화하기 위해서는 Cu chemical mechanical polishing(CMP)공정 개발이 필수적이며, 본딩층 평탄화를 위한 중요한 핵심 기술이라 하겠다. 특히 Logic 소자 응용에서는 ultra low-k 유전체와 호환성이 좋은 Ti barrier를 선호하는데, Ti barrier는 전기화학적으로 Cu CMP 슬러리에 영향을 받는 경우가 많다. 본 연구에서는 웨이퍼 레벨 Cu 본딩 기술을 위한 Ti/Cu 배선 구조의 Cu CMP 공정 기술을 연구하였다. 다마싱(damascene) 공정으로 Cu CMP 웨이퍼 시편을 제작하였고, 두 종류의 슬러리를 비교 분석 하였다. Cu 연마율(removal rate)과 슬러리에 대한 $SiO_2$와 Ti barrier의 선택비(selectivity)를 측정하였으며, 라인 폭과 금속 패턴 밀도에 대한 Cu dishing과 oxide erosion을 평가하였다.

• 마이크로전자및패키징학회지
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• 제21권4호
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• pp.117-123
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• 2014

써멀비아나 수직 배선으로 사용하기 위한 Cu 관통비아를 열린 비아 hole의 top-down filling 도금공정과 bottom-up filling 도금공정으로 형성 후 미세구조를 관찰하였다. 직류도금전류를 인가하면서 열린 비아 홀 내를 top-down filling 도금하거나 bottom-up filling 도금함으로써 내부기공이 없는 건전한 Cu 관통비아를 형성하는 것이 가능하였다. 열린 비아 홀의 top-down filling 공정에서는 Cu filling 도금 후 시편의 윗면과 밑면에서 과도금된 Cu 층을 제거하기 위한 chemical-mechanical polishing(CMP) 공정이 요구되는데 비해, 열린 비아 홀의 bottom-up filling 공정에서는 과도금된 Cu층을 제거하기 위한 CMP 공정이 시편 윗면에서만 요구되는 장점이 있었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 춘계학술대회 논문집 반도체 재료 센서 박막재료 전자세라믹스
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• pp.38-41
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• 2004

The oxidizer plays an important role in the metal chemical mechanical polishing(CMP) slurry. Currently, the oxidizer used in CMP slurry is nearly divided into several kinds such as $Fe(NO_3)_3$, $H_2O_2$, $KIO_3$, and $H_5IO_6$. It is generally known that oxidizer character of $H_2O_2$ is more effective than other oxidizers. In this work, we have been studied the characteristics for the $H_2O_2$ concentration of copper slurry, which can applicable in the recent semiconductor manufacturing process. Also, it plays an important role in the planarization of copper films using copper slurries during micro-electronic device fabrication. In this work, we confirmed that removal rate of Cu/TaN changed by $H_2O_2$ concentration on copper slurry. And we used $KMnO_4$ in the measurement method of $H_2O_2$. In analysis results, we confirmed that the difference of results is large. We thought that the difference was due to organic component existence. So in titration method of $H_2O_2$ concentration, we used $Na_2S_2O_3$ instead of $KMnO_4$ as solution. Consequently, using the titration method, we could calculate correct data reduced error. And $H_2O_2$ concentration has been adjusted to the target concentration of 0.1 wt%.

• 마이크로전자및패키징학회지
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• 제20권2호
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• pp.47-51
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• 2013

본 연구에서는 웨이퍼 레벨 Cu 본딩을 이용한 3D 적층 IC의 개발을 위해 2단계 기계적 화학적 연마법(CMP)을 제안하고 그 결과를 고찰하였다. 다마신(damascene) 공정을 이용한 $Cu/SiO_2$ 복합 계면에서의 Cu dishing을 최소화하기 위해 Cu CMP 후 $SiO_2$ CMP를 추가로 시행하였으며, 이를 통해 Cu dishing을 $100{\sim}200{\AA}$까지 낮출 수 있었다. Cu 범프의 표면거칠기도 동시에 개선되었음을 AFM 관찰을 통해 확인하였다. 2단 CMP를 적용하여 진행한 웨이퍼 레벨 Cu 본딩에서는 dishing이나 접합 계면이 관찰되지 않아 2단 CMP 공정이 성공적으로 적용되었음을 확인할 수 있었다.

• 반도체디스플레이기술학회지
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• 제12권1호
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• pp.61-65
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• 2013

We investigated the wearable dynamics of diamond spherical abrasive during the substrate surface polishing under the pad compression via classical molecular dynamics modeling. We performed three-dimensional molecular dynamics simulations using the Morse potential functions for the copper substrate and the Tersoff potential function for the diamond abrasive. The pad hardness had a big impact on the wearable dynamics of the abrasive. The moving speed of the abrasive decreased with increasing hardness of the pad. As the hardness decreased, the abrasive was indented into the pad and then the sliding motion of the abrasive was increased. So the pad hardness was greatly influenced on the slide-to-roll ratio as well as the wearable rate.

• 대한화학회지
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• 제47권6호
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• pp.608-613
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• 2003

Post-Oxide CMP(Chemical-Mechanical Polishing) 결과 실리콘 웨이퍼를 오염 시키고 있는 슬러리 입자의 세정 가능성을 조사하기 위하여DHF(Diluted HF)에 비이온성 계면 활성제인 PAAE(Polyoxyethylene Alkyl Aryl Ether), 비양성자성 용제인 DMSO(Dimethylsulfoxide) 와 초순수의 혼합물인 새로운 세정액을 제조하였다. 세정력을 평가하기 위해서 세정제 내에서 각각 다른 제타 포텐셜을 갖는 실리카($SiO_2$), 알루미나($Al_2O_3$)와 PSL(polystylene latex) 입자를 실리콘 웨이퍼 표면의 산화막에 인위적으로 오염시킨 후 실험에 이용하였다. 초음파하에서 세정액의 성능 평가 결과 본 세정기술은 효과적인 입자의 세정능력과 금속이온에 대한 세정 능력을 나타내고 있음을 확인하였다. 즉 기존의 APM($NH_4OH,\;H_2O_2$와 D.I.W의 혼합물)과 달리 상온에서 세정이 가능하고 세정과정이 단축 되었으며, 낮은 농도의 HF를 사용함으로써 최소의 에칭에 의하여 표면 거칠기를 감소시킬 수 있음을 보여주고 있다. 또한 주요 CMP 금속 배선 물질들에 대한 낮은 부식력으로 기존의 CMP 후 세정공정에 뿐만 아니라 차세대CMP 공정으로 각광 받고 있는 Copper CMP 에 대한 Brush 세정 공정의 보조 세정제로 본 세정제가 적용될 가능성이 있음을 확인하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 하계학술대회 논문집 Vol.7
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• pp.57-58
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• 2006

Chemical-mechanical planarization (CMP) of Cu has used currently in semiconductor process for multilevel metallization system. This process requires the application of a considerable down-pressure to the sample in the polishing, because porous low-k films used in the Cu-multilevel interconnects of 65nm technology node are often damaged by mechanical process. Also, it make possible to reduce scratches and contaminations of wafer. Electrochemical mechanical planarization (ECMP) is an emerging extension of CMP. In this study, the electrochemical mechanical polisher was manufactured. And the static and dynamic potentiodynamic curve of Cu were measured in KOH based electrolyte and then the suitable potential was found.