• 한국전자파학회논문지
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• 제25권9호
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• pp.895-902
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• 2014

본 논문에서는 CMOS $0.18-{\mu}m$ 공정을 이용하여 1.75 GHz 대역에서 동작하는 이단으로 구성된 CMOS 전력증폭기를 설계하였다. 무선통신시스템에 적합한 전력증폭기 설계를 위하여 ADS 모의실험을 통하여 전력이득, 출력 전력, 효율을 각각 28 dB, 27 dBm, 45 %로 설계를 하였다. 실제 제작된 전력증폭기의 성능은 전력 이득, 출력 전력, 효율은 각각 22.9 dB, 24.8 dBm, 41.3 %로 특성을 나타냈으며, 변조된 LTE(Long-Term Evolution) 신호에 대하여 인접 채널 누설비(ACLR)가 -30 dBc 이하를 만족하며, 전력 이득, 출력 전력, 효율이 각각 22.6 dB, 23.1 dBm, 35.1 %의 특성을 나타냈다.

• 한국정보통신학회논문지
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• 제23권6호
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• pp.719-725
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• 2019

본 연구에서는 2.4-GHz CMOS 전력 증폭기의 저 출력 전력 영역에서의 전력 변환 효율을 개선시키기 위한 이중모드 증폭기 구조를 제안하였다. 이를 위하여 출력 정합 회로 및 발룬의 역할을 하는 출력부 변압기의 1차 측을 두 개로 나누고, 그 중 하나는 전력 증폭단의 출력부와, 나머지 하나는 구동 증폭단의 출력부와 연결 되도록 구성하였다. 이를 통하여, 전력 증폭기가 고 출력 전력 영역에서 동작 할 경우, 일반적인 전력 증폭기 동작과 동일하게 동작 하며, 반대로 전력 증폭기가 저출력 전력 영역에서 동작 할 경우, 전력 증폭단은 작동을 하지 않으며, 구동 증폭단의 출력이 전력 증폭기의 최종 출력부로 전달 되도록 구성하였다. 이 경우, 저출력 전력 영역에서는 전력 증폭단에서의 dc 전력소모가 원천적으로 차단되기 때문에 저출력 전력 영역에서의 전력 변환 효율을 개선시킬 수 있다. 제안하는 구조는 180-nm RFCMOS 공정을 통해 설계된 2.4-GHz 전력 증폭기의 측정을 통하여 그 효용성을 검증하였다.

• 한국정보통신학회논문지
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• 제23권6호
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• pp.726-732
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• 2019

본 연구에서는 차동 구조의 고주파 증폭기를 위한 비대칭 차동 인덕터를 제안하였다. 제안 된 비대칭 차동 인덕터는 증폭기 내 차동 신호 간 위상 오차를 완화하기 위한 것으로서, 차동 인덕터에 형성되는 Center-tap의 위치를 조정하여, 전력 증폭기를 구성하는 구동 증폭기의 차동 신호에서 바라보이는 임피던스가 동일하게 형성 되도록 하였다. 이를 통하여 기존 차동 인덕터를 사용하는 경우 대비 AM-to-AM 및 AM-to-PM 왜곡이 완화됨을 확인 하였다. 제안하는 비대칭 차동 인덕터의 효용성을 확인하기 위하여 180-nm RFCMOS 공정을 이용하여 2.4-GHz CMOS 전력 증폭기를 설계하였으며, EVM 5% 기준 20 dB의 전력 이득과 17 dBm의 최대 선형 출력 전력을 얻었다.

• 한국정보통신학회논문지
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• 제23권8호
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• pp.966-974
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• 2019

본 연구에서는 저전력 영역에서의 효율을 개선하기 위해 바이패스 구조를 갖춘 2.4GHz CMOS 전력 증폭기를 제안한다. 바이패스 구조를 설계하기 위해, 구동 증폭단의 공통 게이트 트랜지스터를 두 개로 분할하였다. 공통 게이트 트랜지스터 중 하나는 고출력 전력 모드를 위한 전력단을 구동하도록 설계된다. 다른 공통 게이트 트랜지스터는 저출력 전력 모드를 위해 전력단을 바이 패스하도록 설계하였다. 측정 된 최대 출력은 20.35 dBm이며 효율은 12.10 %이다. 11.52 dBm의 측정 된 출력에서 효율은 전력증폭단을 바이 패스함으로써 1.90 %에서 7.00 %로 향상됨을 확인하였다. 측정 결과를 바탕으로 제안 된 바이 패스 구조의 타당성을 성공적으로 검증 하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권4호
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• pp.257-265
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• 2009

Recent progress in development of CMOS power amplifiers for mobile terminals is reviewed, focusing first on switching mode power amplifiers, which are used for transmitters with constant envelope modulation and polar transmitters. Then, various transmission line transformers are evaluated. Finally, linear power amplifiers, and linearization techniques, are discussed. Although CMOS devices are less linear than other devices, additional functions can be easily integrated with CMOS power amplifiersin the same IC. Therefore, CMOS power amplifiers are expected to have potential applications after various linearity and efficiency enhancement techniques are used.

• JSTS:Journal of Semiconductor Technology and Science
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• 제8권3호
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• pp.232-238
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• 2008

In this paper, a wideband power efficient 2.2 GHz - 4.9 GHz Medium Power Amplifier (MPA), has been designed and fabricated using $0.8{\mu}m$ SiGe BiCMOS process technology. Passive elements such as parallel-branch spiral inductor, metal-insulator-metal (MIM) capacitor and three types of resistors are all integrated in this process. This MPA is a two stage amplifier with all matching components and bias circuits integrated on-chip. A P1dB of 17.7 dBm has been measured with a power gain of 8.7 dB at 3.4 GHz with a total current consumption of 30 mA from a 3 V supply voltage at $25^{\circ}C$. The measured 3 dB bandwidth is 2.7 GHz and the maximum Power Added Efficiency (PAE) is 41 %, which are very good results for a fully integrated Medium PA. The fabricated circuit occupies a die area of $1.7mm{\times}0.8mm$.

• 한국전자파학회논문지
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• 제28권4호
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• pp.286-297
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• 2017

본 논문에서는 10개 단일 증폭기를 공간 결합하여 6~18 GHz의 광대역에서 동작하는 50 W급 공간 결합 고출력 전력 증폭기를 연구하였다. 동축형 공간 결합기는 안티-포달 안테나와 같은 원리로 동작하는 핀라인-마이크로스트립 라인 변환기로 이루어져 있으며, 이 변환기는 6~18 GHz의 광대역 특성을 갖도록 설계되었다. 그러므로 공간 결합기 설계에서 가장 중요한 부분은 PCB로 구현되는 핀라인-마이크로스트립 라인 변환기의 형상이며, 이는 Klopfensein의 최적 임피던스 Taper에 근거하여 설계한다. 또한, 10개로 구성된 단일 증폭기의 공간 결합 효율을 최대화 하기 위해 증폭 기간의 이득과 위상차를 각각 제어할 수 있는 CMOS 기반의 MFC(Multi-Function Core) MMIC와 10 W급 이상의 GaN 기반 종단 PA MMIC를 직접 개발하여 단일 증폭기에 내장하였다. 제작된 공간 결합 고출력 전력증폭기는 6~18 GHz의 거의 전대역에서 50 W 이상의 양호한 출력 특성을 보여준다.

• 한국전자파학회논문지
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• 제29권10호
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• pp.758-765
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• 2018

본 논문은 65-nm Complemetary Metal-Oxide-Semiconductor(CMOS) 공정으로 설계한 송신 1채널, 수신 2채널을 내장한 24 GHz 송수신 칩과 이 칩을 이용하여 제작한 24 GHz Frequency Modulated Continuous Wave(FMCW) 레이다 모듈을 제시한다. CMOS 송수신 칩은 14체배기, 저잡음 증폭기, 하향 변환 믹서, 전력 증폭기를 포함하고 있다. 송신 출력은 23.8~24.36 GHz 대역에서 10 dBm 이상이며, 위상 잡음은 1 MHz 오프셋에서 -97.3 dBc/Hz이다. 수신기는 25.2 dB의 변환 이득과 -31.7 dBm의 $P_{1dB}$를 갖는다. 송수신 칩은 모두 합해 295 mW를 소모하고 $1.63{\times}1.6mm^2$의 면적을 차지한다. 레이다 시스템은 FR4 기판과 저손실 듀로이드 기판을 적층하여, 저손실 기판위에 칩과 안테나 및 고주파 전송선을 배치하고, 바이어스 회로와 이득 블록, FMCW 신호 발생 블록은 FR4 기판에 집적하여 하나의 레이다 모듈을 구성하였다. 안테나는 패치 형태로 송신 안테나는 $4{\times}4$ 패치 안테나로 14.76 dBi의 안테나 이득을 수신 안테나는 $4{\times}2$ 패치 안테나로 11.77 dBi의 안테나 이득을 구현하였다. 코너 리플렉터를 사용하여 거리 및 방위각 탐지 실험을 수행하였고, 정상 동작을 확인하였다.