• 전기전자학회논문지
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• 제25권1호
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• pp.133-138
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• 2021

본 논문에서는 높은 출력 전력을 확보함과 동시에 효율을 개선시킬 수 있는 전력 증폭기 구조를 제안하였다. 전력 소모를 최소화하기 위하여 구동 증폭단은 공통-소스 구조를 적용하였으며, 높은 출력 전력 확보를 위하여 전력 증폭단은 스택 구조를 적용하였다. 제안하는 구조의 검증을 위하여 아홉 개의 금속층을 제공하는 65-nm RFCMOS 공정을 이용하여 Ku 대역 전력 증폭기를 설계하였다. 동작 주파수 14 GHz에서 16 GHz 일 때, P1dB, power-added efficiency 및 전력 이득은 각각 20 dBm 이상, 23 dB 이상 및 25% 이상으로 확인 되었다.

• 융합신호처리학회논문지
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• 제9권2호
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• pp.146-153
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• 2008

본 연구에서는 $0.8{\mu}m$ 아날로그 혼합 CMOS 기술에 의한 2단 연산 증폭기를 가진 집적화된 습도센서 시스템을 설계 및 제작하였다. 시스템은 28핀 및 $2mm{\times}4mm$의 크기를 가졌으며, 휘스톤 브릿지형 습도센서, 저항형 습도센서, 온도센서 및 신호의 증폭과 처리를 위한 연산증폭기를 단일 칩에 구성하였다. 기존의 CMOS 공정에 트렌치형의 감지 영역을 형성하기 위해 폴리-질화 에치 스탑 공정을 시도하였다. 이러한 수정된 기술은 CMOS 소자의 특성에 영향을 주지 않았고, 표준 공정으로 동일 칩 상에 센서와 시스템을 제작할 수 있도록 하였다. 연산증폭기는 이득 폭이 5.46 MHz 이상, 슬루율이 10 V/uS 이상으로 센서를 동작하기에 안정된 특성을 보였다. N형 습도감지 전계효과 트랜지스터의 드레인 전류는 상대습도가 10%에서 70%로 변화할 때 0.54mA에서 0.68 mA로 변화하였다.

• 한국전자파학회논문지
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• 제29권5호
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• pp.393-396
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• 2018

본 논문은 65-nm 저전력 CMOS 공정을 이용해 94 GHz 대역 저잡음 증폭기를 설계한 결과를 제시한다. 설계한 저잡음 증폭기는 4단 차동 공통소스 구조를 가지며, 트랜스포머를 사용해 각 단 및 입출력 임피던스 정합 회로를 구성했다. 제작한 저잡음 증폭기는 94 GHz에서 최대 전력 이득 25 dB을 보이며, 3-dB 대역폭은 5.5 GHz이다. 제작한 칩의 면적은 패드를 포함해 $0.3mm^2$이며, 1.2 V 공급 전원에서 46 mW의 전력을 소비한다.

• Journal of electromagnetic engineering and science
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• 제14권1호
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• pp.1-8
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• 2014

A differential-cascode CMOS power amplifier (PA) with a supply modulator for envelope tracking (ET) has been implemented by 0.18 ${\mu}m$ RF CMOS technology. The loss at the output is minimized by implementing the output transformer on a FR-4 printed circuit board (PCB). The CMOS PA utilizes the $2^{nd}$ harmonic short at the input to enhance the linearity. The measurement was done by the 10MHz bandwidth 16QAM 6.88 dB peak-to-average power ratio long-term evolution (LTE) signal at 1.85 GHz. The ET operation of the CMOS PA with the supply modulator enhances the power-added efficiency (PAE) by 2.5, to 10% over the stand-alone CMOS PA for the LTE signal. The ET PA achieves a PAE of 36.5% and an $ACLR_{E-UTRA}$ of -32.7 dBc at an average output power of 27 dBm.

• 한국전자파학회논문지
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• 제28권6호
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• pp.435-443
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• 2017

본 논문에서는 cascode 구조가 적용된 Class-E 스위칭 모드 CMOS 전력증폭기의 common-gate 트랜지스터 게이트 바이어스 효과에 대해 분석하였다. 게이트 바이어스 효과를 확인하기 위해서 전력증폭기의 DC 전력소모, 효율을 분석하였다. 분석 결과를 통해서 전력증폭기의 최고 효율을 보여주는 common-gate 트랜지스터의 게이트 바이어스가 일반적으로 사용하는 전력증폭기 전원 전압보다 낮음을 확인하였다. 트랜지스터의 게이트 바이어스가 계속 감소함에 따라 on-저항을 확인하여 커지고, 이에 따라 출력, 효율이 감소하는 것도 확인하였다. 이 두 가지 현상을 통해 게이트 바이어스가 스위칭 모드 전력증폭기에 미치는 영향을 분석하였다. 이 분석을 증명하기 위해서 $0.18{\mu}m$ RF CMOS 공정으로 1.9 GHz 스위칭 모드 전력증폭기를 설계하였다. 앞에서 설명한 것처럼 전력증폭기의 최대 효율은 전력증폭기의 인가 전압(3.3 V)보다 낮은 2.5 V에서 확인할 수 있었다. 이 때 최고 출력은 29.1 dBm, 최고 효율은 31.5 %이다. 측정 결과를 통해서 스위칭 모드 전력증폭기 common-gate 트랜지스터의 게이트 바이어스 효과를 실험적으로 확인하였다.

• 한국전자파학회논문지
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• 제27권12호
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• pp.1069-1074
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• 2016

본 논문에서는 TSMC 65 nm CMOS 공정를 이용하여 V-대역 이단 전력증폭기를 설계 및 제작하였다. 수동소자를 사용한 간단한 구조의 정합회로를 구성하였고, 입력과 출력 정합회로를 모두 집적하였다. Pre-distortion 기법을 통해 전력 이득을 보상해 줌으로써 전력증폭기의 선형성을 향상시켰다. 제작된 전력증폭기는 58.8 GHz의 동작 주파수와 1 V의 동작 전압에서 10.4 dB의 전력 이득, 9.7 dBm의 출력 전력 및 20.8 %의 효율 특성을 나타내었다.

• 한국전자파학회논문지
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• 제25권9호
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• pp.895-902
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• 2014

본 논문에서는 CMOS $0.18-{\mu}m$ 공정을 이용하여 1.75 GHz 대역에서 동작하는 이단으로 구성된 CMOS 전력증폭기를 설계하였다. 무선통신시스템에 적합한 전력증폭기 설계를 위하여 ADS 모의실험을 통하여 전력이득, 출력 전력, 효율을 각각 28 dB, 27 dBm, 45 %로 설계를 하였다. 실제 제작된 전력증폭기의 성능은 전력 이득, 출력 전력, 효율은 각각 22.9 dB, 24.8 dBm, 41.3 %로 특성을 나타냈으며, 변조된 LTE(Long-Term Evolution) 신호에 대하여 인접 채널 누설비(ACLR)가 -30 dBc 이하를 만족하며, 전력 이득, 출력 전력, 효율이 각각 22.6 dB, 23.1 dBm, 35.1 %의 특성을 나타냈다.

• 한국정보통신학회논문지
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• 제17권1호
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• pp.158-165
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• 2013

본 논문에서는 3.1-10.6GHz 초광대역 CMOS 저잡음 증폭기의 새로운 구조를 소개하였다. 제안된 초광대역 저잡음 증폭기는 입력 임피던스 정합에 RC 피드백과LC 필터회로를 사용하여 설계되었다. 이 설계에 전류 재사용 구조는 전력소비를 줄이기 위해 채택되었으며, 인덕터 피킹 기법은 대역폭을 확장하기 위하여 적용되었다. 이 초광대역 저잡음 증폭기의 특성을 $0.18-{\mu}m$ CMOS 공정기술로 시뮬레이션을 수행한 결과는 3.1-10.6GHz 대역 내에서 전력이득은 14-14.9dB, 입력정합은 -10.8dB이하, 평탄도는 0.9dB, 잡음지수는 2.7-3.3dB인 것을 보여준다. 또한, 입력 IP3는 -5dBm이고, 소비전력은 12.5mW이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권4호
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• pp.426-432
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• 2012

A fully-integrated low power K-band radar transceiver in 130 nm CMOS process is presented. It consists of a low-noise amplifier (LNA), a down-conversion mixer, a power amplifier (PA), and a frequency synthesizer with injection locked buffer for driving mixer and PA. The receiver front-end provides a conversion gain of 19 dB. The LNA achieves a power gain of 15 dB and noise figure of 5.4 dB, and the PA has an output power of 9 dBm. The phase noise of VCO is -90 dBc/Hz at 1-MHz offset. The total dc power dissipation of the transceiver is 142 mW and the size of the chip is only $1.2{\times}1.4mm^2$.

• ETRI Journal
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• 제35권2호
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• pp.226-233
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• 2013

This paper presents a two-stage power-efficient class-AB operational transconductance amplifier (OTA) based on an adaptive biasing circuit suited to low-power dissipation and low-voltage operation. The OTA shows significant improvements in driving capability and power dissipation owing to the novel adaptive biasing circuit. The OTA dissipates only $0.4{\mu}W$ from a supply voltage of ${\pm}0.6V$ and exhibits excellent high driving, which results in a slew rate improvement of more than 250 times that of the conventional class-AB amplifier. The design is fabricated using $0.18-{\mu}m$ CMOS technology.