• JSTS:Journal of Semiconductor Technology and Science
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• 제9권3호
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• pp.153-159
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• 2009

A CMOS frequency synthesizer for $5{\sim}6$ GHz UNII-band sub-harmonic direct-conversion receiver has been developed. For quadrature down-conversion with sub-harmonic mixing, octa-phase local oscillator (LO) signals are generated by an integer-N type phase-locked loop (PLL) frequency synthesizer. The complex timing issue of feedback divider of the PLL with large division ratio is solved by using multimodulus prescaler. Phase noise of the local oscillator signal is improved by employing the ring-type LC-tank oscillator and switching its tail current source. Implemented in a $0.18{\mu}m$ CMOS technology, the phase noise of the LO signal is lower than -80 dBc/Hz and -113 dBc/Hz at 100 kHz and 1MHz offset, respect-tively. The measured reference spur is lower than -70 dBc and the power consumption is 40 m W from a 1.8 V supply voltage.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권1호
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• pp.59-64
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• 2011

A low noise and low power RF front-end for 5.8 GHz DSRC (Dedicated Short Range Communication) receiver is presented. The RF front-end is composed of a single-to-differential two-stage LNA and a Gilbert down-conversion mixer. In order to remove an external balun and 5.8 GHz LC load tuning circuit, a single-to-differential LNA with capacitive cross coupled pair is proposed. The RF front-end is fabricated in a 0.13 ${\mu}m$ CMOS process and draws 7.3 mA from a 1.2 V supply voltage. It shows a voltage gain of 40 dB and a noise figure (NF) lower than 4.5 dB over the entire DSRC band.

• 한국전자파학회논문지
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• 제21권6호
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• pp.651-659
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• 2010

본 논문에서는 software defined radio(SDR) 기반의 고속의 다중 모드, 다중 대역을 위한 새로운 six-port 직접변환 수신기를 제안한다. 설계한 수신기는 2개의 CMOS four-port BPSK 수신기와 직교 LO 신호 발생을 위한 이중 대역 1단 polyphase 필터로 구성되어 있다. 0.18 ${\mu}m$ CMOS 공정을 이용하여 마이크로파 대역에서 처음으로 개발한 four-port 수신기는 두 개의 능동 결합기, 능동 발룬, 두 개의 전력 검출기 및 아날로그 디코더로 구현되어 있다. 제안한 polyphase 필터는 type-I 구조를 선택하였으며, LO 신호의 전력 손실을 줄이기 위하여 1단으로 구현 하였고, 커패시터를 사용하는 것 대신하여 LC 공진구조를 적용하여 이중 대역 동작을 구현하였다. 제안한 sixport 수신기의 RF 가용범위를 확장하기 위하여, six-port junction과 전력 검출기에 I/Q 위상 및 크기를 보정하는 회로를 추가하였다. 제안한 회로에서 위상과 크기 부정합의 보정 범위는 각각 8도와 14 dB이다. 제작한 six-port 수신기는 이중 대역인 900 MHz와 2.4 GHz 대역에서 M-QAM, M-PSK의 40 Msps의 변조 신호를 성공적으로 복조하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.137-140
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• 2001

This paper shows an asynchronous comparator circuit for 1.2Gbps signal receiver that converts 1.2Gbps data rate input signals with less than 100㎷ swing to on-chip CMOS compatible voltage levels in a 0.35${\mu}{\textrm}{m}$ CMOS process. Folded-cascode nMOS input stage with source-coupled pMOS input stage cover rail-to-rail input common-mode range. Drastic gain-bandwidth increment due to gain-boosting stage with positive-feedback latch as well as wide input common-mode range make designed circuit be suitable for a fully differential signal receiver. HSPICE simulation results show that worst-case sensitivity is less than 20㎷ and maximum propagation delay is 640-psec. And also we verified 3.97㎽ power consumption with 150㎷ differential swing amplitude at 1.2Gbps.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 통신소사이어티 추계학술대회논문집
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• pp.81-85
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• 2003

The Bi-directional Wireless Capsule endoscope con sists of CMOS Image sensor, FPGA, LED, Battery, DC to DC Converter, Transmitter, Receiver and Antennas. The RF transmitter at 1.2GHz range is designed and fabricated with 10 mm(diameter)x1.6 mm(thickness) dimension considering the maximum permission exposure(MPE), system size, power consumption, linearity and modulation method. The fabricated RF receiver at 400MHz range can demodulate the external signals so as to control the behavior of CMOS image sensor. four LEDs and Transmitter.

• ETRI Journal
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• 제33권2호
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• pp.176-183
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• 2011

This paper presents a new analytical approach and experimental verification for the improvement of noise performance in phased-array receivers. For analysis purposes, a multi-channel array system is converted into an equivalent single-channel system, such that the two presents the identical signal and noise powers at the output, respectively. We define an effective gain, noise figure, and signal-to-noise ratio in the equivalent system. Through the proposed approach, the noise performance of the array receiver is analyzed in a general and straightforward manner and then compared to that of each individual array channel. In addition, the phase noise of the array system is analyzed in a rigorous manner, showing its effective reduction by a factor of the array size. The predicted improvement of the noise performance is experimentally confirmed with a CMOS integrated phased-array receiver.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 B
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• pp.894-897
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• 2003

Recently, the rapid growth of mobile radio system has led to an increasing demand of low-cost high performance communication IC's. In this paper, we have designed RF front end for wireless LAN receiver employ zero-IF architecture. A low-noise amplifier (LNA) and double-balanced mixer is included in a front end. The zero-IF architecture is easy to integrate and good for low power consumption, so that is coincided to requirement of wireless LAN. But the zero-IF architecture has a serious problem of large offset. Image-reject mixer is a good structure to solve offset problem. Using offset compensation circuit is good structure, too. The front end is implemented in 0.25 ${\mu}m$ CMOS technology. The front end has a noise figure of 5.6 dB, a power consumption of 16 mW and total gain of 22 dB.

• 대한전자공학회논문지SD
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• 제43권7호
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• pp.13-19
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• 2006

5Gb/s대역 크로스커플 구조의 트랜스임피던스 증폭기 및 제한증폭기가 연결된 광 수신기를 광 PCB에 응용하기 위해 설계 하였다. 회로는 0.18um CMOS 공정으로 구현되었다. 광 수신기는 0.5pF 광 다이오드 기생 캐퍼시턴스에서 $92.8db{\Omega}$ 임피던스 이득과 5Gbps의 주파수 대역을 갖는다. 그리고 1.8V, 2.4V 공급전압에서 9.74mV의 전력소모를 보인다. 입력단의 임피던스는 $50{\Omega}$ 이다. 회로를 광 PCB기판에 올려 광신호 송신 실험하여 5Gb/s 데이터의 수신을 확인하였다.

• 한국통신학회논문지
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• 제24권6B호
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• pp.1074-1079
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• 1999

155.52 Mbps STM-1급 디지털 통신용 고성능 CMOS 리시버 칩을 설계 제작하였다. 제작된 리시버는 전송선로의 단락 또는 송신 중단 등으로 인해 데이터신호가 입력되지 않거나, 정전 발생 또는 시스템의 유지보수 등으로 인해 전원이 차단되었다가 복구될 때에도 155.52 MHz의 클락 주파수를 유지하여 항상 안정된 동작을 할 수 있는 구조로 이루어진다. 이를 위해 설계된 회로는 PLL을 기본으로 한 데이터 및 클락 복원회로 외에 데이터 감시회로와 전원 감시회로도 내장한다. 측정 결과 제작된 IC는 데이터신호가 입력되는 정상적인 상황에서뿐만 아니라, 데이터신호가 입력되지 않는 비정상적인 상황하에서도 항상 155.52 MHz의 안정된 클락을 발생시키고 있음을 알 수 있었음, PLL 루프의 실효 지터도 23 ps로 우수한 특성을 나타내었다.

• 한국ITS학회:학술대회논문집
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• 한국ITS학회 2008년도 제7회 추계학술대회 및 정기총회
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• pp.380-382
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• 2008