• JSTS:Journal of Semiconductor Technology and Science
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• 제15권2호
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• pp.208-222
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• 2015

For the performance-efficient integration of IPs on an SoC utilizing heterochronous multi-clock domains, we propose a synchronization scheme that causes low latency overhead when data are crossing clock boundaries. The proposed synchronization scheme is composed of a clock predictor and a synchronizer. The clock predictor of a sender clock domain produces a predicted clock that is used in a receiver clock domain to detect possible synchronization failures in advance. When the possible synchronization failures are detected, a synchronizer at the receiver delays data-capture times to avoid the possible synchronization failures. From the simulation of the proposed scheme through SPICE modeling using a Chartered $0.18{\mu}m$ CMOS process, we verified the functionalities and timing behavior of the clock predictor and the synchronizer. The simulation results show that the clock predictor produces a predicted clock before a synchronization failure, and the synchronizer samples data correctly using the predicted clock.

• 센서학회지
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• 제27권1호
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• pp.6-12
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• 2018

In this paper, a 32-variable pulse position modulation (32-VPPM) scheme is proposed to support a red-green-blue light-emitting-diode (RGB-LED)-based optical camera communication (OCC) system. Our proposed modulation scheme is designed to enhance the OCC data transmission rate, which is targeted for the wearable biomedical data monitoring system. The OCC technology has been utilized as an alternative solution to the radio frequency (RF) wireless system for long-term self-healthcare monitoring. Different biomedical signals, such as electrocardiograms, photoplethysmograms, and respiration signals are being monitored and transmitted wirelessly from the wearable biomedical device to the smartphone receiver. A common 30 frames per second (fps) smartphone camera with a CMOS image sensor is used to record a transmitted optical signal. Moreover, the overall proposed system architecture, modulation scheme, and data demodulation are discussed in this paper. The experimental result shows that the proposed system is able to achieve > 9 kbps using only a common smartphone camera receiver.

• Journal of electromagnetic engineering and science
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• 제14권2호
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• pp.47-53
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• 2014

This paper presents a high gain and high harmonic rejection low-noise amplifier (LNA) for software-defined radio receiver. This LNA exploits the high quality factor (Q) series resonance technique. High Q series resonance can amplify the in-band signal voltage and attenuate the out-band signals. This is achieved by a source impedance transformation. This technique does not consume power and can easily support multiband operation. The chip is fabricated in a $0.13-{\mu}m$ CMOS. It supports four bands (640, 710, 830, and 1,070MHz). The measured forward gain ($S_{21}$) is between 12.1 and 17.4 dB and the noise figure is between 2.7 and 3.3 dB. The IIP3 measures between -5.7 and -10.8 dBm, and the third harmonic rejection ratios are more than 30 dB. The LNA consumes 9.6 mW from a 1.2-V supply.

• 스마트미디어저널
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• 제4권2호
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• pp.55-61
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• 2015

A bandwidth-enhanced ultra-wide band (UWB) CMOS balun-LNA is implemented as a part of a software defined radio (SDR) receiver which supports multi-band and multi-standard. The proposed balun-LNA is composed of a single-to-differential converter, a differential-to-single voltage summer with inductive shunt peaking, a negative feedback network, and a differential output buffer with composite common-drain (CD) and common-source (CS) amplifiers. By feeding the single-ended output of the voltage summer to the input of the LNA through a feedback network, a wideband balun-LNA exploiting negative feedback is implemented. By adopting a source follower-based inductive shunt peaking, the proposed balun-LNA achieves a wider gain bandwidth. Two LNA design examples are presented to demonstrate the usefulness of the proposed approach. The LNA I adopts the CS amplifier with a common gate common source (CGCS) balun load as the S-to-D converter for high gain and low noise figure (NF) and the LNA II uses the differential amplifier with the ac-grounded second input terminal as the S-to-D converter for high second-order input-referred intercept point (IIP2). The 3 dB gain bandwidth of the proposed balun-LNA (LNA I) is above 5 GHz and the NF is below 4 dB from 100 MHz to 5 GHz. An average power gain of 18 dB and an IIP3 of -8 ~ -2 dBm are obtained. In simulation, IIP2 of the LNA II is at least 5 dB higher than that of the LNA I with same power consumption.

• 한국통신학회논문지
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• 제39B권7호
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• pp.440-448
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• 2014

TWDM-PON 시스템 수신부에 사용될 $4{\times}10$ Gb/s Transimpedance Amplifier (TIA) 어레이가 $0.13{\mu}m$ CMOS 기술로 구현하였다. TIA의 대역폭 향상을 위하여 인덕터 피킹 기술과 1.2 V 기반의 저전압 설계기술을 제안한다. 0.5 pF PD 용량에서 7 GHz 3 dB 대역폭을 구현한다. 1.2V 공급에서 채널당 31 mW를 소모하는 동안 Trans-resistance gain 은 $71.81dB{\Omega}$이다. TIA의 입력 감도는 -33.62 dBm를 갖는다. 4 채널을 포함하는 전체 칩 크기는 $1.9mm{\times}2.2mm$ 이다.

• 한국통신학회논문지
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• 제34권8C호
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• pp.806-813
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• 2009

본 논문은 고속 무선 통신을 위한 모뎀 설계에 관한 것이다. 고속 통신을 위한 기술에는 여러 가지가 있는데, 그 중 넓은 주파수를 사용하고 여타 서비스에 주파수 간섭을 일으키지 않는 기술인 MB-OFDM (Multi-Band Orthogonal Frequency Division Multiplexing) 방식의 UWB (Ultra-Wideband) 모뎀의 SoC (System-on-Chip) 칩을 설계하였다. 개발된 모뎀 SoC 칩의 기저대역 시스템은 WiMedia에서 정의한 표준안을 따라서 설계되었다. 설계된 SoC 칩은 코어 부분인 FFT/lFFT (Fast Fourier Transform/lnverse Fast Fourier Transform), 송신부, 심볼동기 및 주파수 오프셋 추정부, 비터비 디코더, 그리고 기타 수신부등으로 구성되어 있다. 반도체 공정은 90nm CMOS (Complementary Metal-Oxide-Semiconductor) 공정을 사용하였고, 칩 사이즈는 약 5mm x 5mm 이다. 2009년 7월 20일에 fab-out되었다.

• 전기전자학회논문지
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• 제14권4호
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• pp.257-262
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• 2010

본 논문에서는 5.25 GHz에서 넓은 이득 제어범위를 갖는 저전력 가변 이득 프론트-엔드를 설계하였다. 넓은 이득 제어범위를 갖기 위해, 제안된 저잡음 증폭에서는 가변이득 증폭기의 소스에 p-타입 트랜지스터를 연결하였다. 이 방법을 통해 증폭기의 바이어스 전류와 소스 임피던스를 동시에 조절할 수 있었다. 따라서 제안된 저잡음 증폭기는 넓은 이득 제어범위를 갖는다. 믹서에서는 입력 트랜스컨덕턴스단으로 p-타입 트랜지스터를 사용한 폴디드 구조가 제안되었다. 이 구조에서 믹서는 작은 공급 전압에서 각 단에 필요한 만큼의 전류만 흘려주기 때문에 저전력에서도 작동을 할 수 있다. 제안된 프론트-엔드는 최대 33.2 dB의 이득과 17 dB의 넓은 이득 제어범위를 갖는다. 이 때, 잡음지수와 IIP3는 각각 4.8 dB, -8.5 dBm을 갖는다. 이러한 동작을 하는 동안, 제안된 회로는 최대 이득상태에서 7.1 mW, 최소 이득상태에서 2.6 mW의 적은 전력을 소비한다. 시뮬레이션 결과는 TSMC $0.18\;{\mu}m$ CMOS 공정에서 Cadence를 이용하여 얻어졌다.

• 한국전자파학회논문지
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• 제20권1호
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• pp.29-36
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• 2009

본 논문에서는 60 GHz 대 역에서 동작하는 WPAN용 수신기에 필요한 저잡음 증폭기와 하향 주파수 혼합기를 90 nm CMOS 공정을 이용하여 설계하고 제작한 결과를 보인다. 우선 각 소자에 사용될 트랜지스터의 특성을 추출하기 위해 원하는 바이어스 조건에서 cascode 구조의 S-parameter를 측정했으며, 이 때 사용된 RF 패드를 따로 측정하여 그 영향을 제거함으로써 트랜지스터만의 특성을 찾아내었다. 저잡음 증폭기는 3단의 cascode 구조를 사용했으며, 측정 결과 25 dB 이득과 7 dB 이하의 잡음지수 결과를 얻었다. 그리고 하향 주파수 혼합기는 LO의 입력에 balun을 사용한 balanced 구조로 측정 결과 IF 주파수($8.5{\sim}11.5\;GHz$) 범위내에서 12.5 dB의 변환 손실과 -7 dBm의 입력 PldB을 나타내었다. 제작된 저잡음 증폭기 및 하향 주파수 혼합기의 크기와 소모 전력은 각각 $0.8{\times}0.6\;mm^2$에 43 mW와 $0.85{\times}0.85\;mm^2$에 1.2 mW이다.

• 한국정보통신학회논문지
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• 제17권3호
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• pp.685-690
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• 2013

본 논문에서는 IEEE 802.15.4g MR-OFDM SUN 시스템에 적용 가능한 4개의 멀티채널 대역폭 및 최대 84 dB 전압이득을 제공할 수 있는 기저대역 수신기를 제안한다. 제안하는 기저대역 수신기는 연산증폭기를 이용한 저항 부궤환 구조의 가변 이득 증폭기 2개와 한 개의 Active-RC 5차 Chebyshev필터, 그리고 한 개의 DC-offset 제거회로로 구성된다. 제안하는 기저대역 수신기는 100 kHz, 200 kHz, 400 kHz, 그리고 600 kHz의 1 dB 다중 채널 차단 주파수를 지원하며, +7 dB에서 +84 dB까지 1 dB 단계로 전압 이득을 제공한다. 또한 제안하는 기저대역 수신기는 DC-offset 제거 회로를 사용함으로써 직접 변환 수신기 구조에서 발생되는 DC-offset 문제를 회피하였다. 모의실험 결과 제안하는 수신기는 최대 차동 신호 $1.5V_{pp}$의 입력 신호를 받아들일 수 있으며, 5 kHz와 500 kHz에서 42 dB, 37.6 dB 노이즈 지수를 각각 제공한다. 제안하는 I/Q기저대역 수신기는 $0.18-{\mu}m$ CMOS 공정으로 설계되었으며, 1.8 V의 전압으로 부터 총 17 mW 전력을 소모한다.

• ETRI Journal
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• 제27권1호
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• pp.81-88
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• 2005

In this paper, interface circuits that are suitable for point-to-point interconnection with an over 1 Gbps data rate per pin are proposed. To achieve a successful data transfer rate of multi-gigabits per-second between two chips with a point-to-point interconnection, the input receiver uses an on-chip parallel terminator of the pass gate style, while the output driver uses the pullup and pulldown transistors of the diode-connected style. In addition, the novel dynamic voltage level converter (DVLC) has solved such problems as the access time increase and valid data window reduction. These schemes were adopted on a 64 Mb DDR SRAM with a 1.5 Gbps data rate per pin and fabricated using a 0.10 ${\mu}m$ dual gate oxide CMOS technology.