60 GHz WPAN LNA and Mixer Using 90 nm CMOS Process

In this paper, the design and implementation of LNA and down-mixer using 90 nm CMOS process are presented for 60 GHz band WPAN receiver. In order to extract characteristics of the transistor used to design each elements under the optimum bias conditions, the S-parameter of the manufactured cascode topology was measured and the effect of the RF pad was removed. Measured results of 3-stages cascode type LNA the gain of 25 dB and noise figure of 7 dB. Balanced type down-mixer with a balun at LO input port shows the conversion gain of 12.5 dB within IF frequency($8.5{\sim}11.5\;GHz$) and input PldB of -7 dBm. The size and power consumption of LNA and down-mixer are $0.8{\times}0.6\;mm^2$, 43 mW and $0.85{\times}0.85\;mm^2$, 1.2 mW, respectively.

90 nm CMOS 공정을 이용한 60 GHz WPAN용 저잡음 증폭기와 하향 주파수 혼합기

본 논문에서는 60 GHz 대 역에서 동작하는 WPAN용 수신기에 필요한 저잡음 증폭기와 하향 주파수 혼합기를 90 nm CMOS 공정을 이용하여 설계하고 제작한 결과를 보인다. 우선 각 소자에 사용될 트랜지스터의 특성을 추출하기 위해 원하는 바이어스 조건에서 cascode 구조의 S-parameter를 측정했으며, 이 때 사용된 RF 패드를 따로 측정하여 그 영향을 제거함으로써 트랜지스터만의 특성을 찾아내었다. 저잡음 증폭기는 3단의 cascode 구조를 사용했으며, 측정 결과 25 dB 이득과 7 dB 이하의 잡음지수 결과를 얻었다. 그리고 하향 주파수 혼합기는 LO의 입력에 balun을 사용한 balanced 구조로 측정 결과 IF 주파수($8.5{\sim}11.5\;GHz$) 범위내에서 12.5 dB의 변환 손실과 -7 dBm의 입력 PldB을 나타내었다. 제작된 저잡음 증폭기 및 하향 주파수 혼합기의 크기와 소모 전력은 각각 $0.8{\times}0.6\;mm^2$에 43 mW와 $0.85{\times}0.85\;mm^2$에 1.2 mW이다.