• 한국통신학회논문지
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• 제40권4호
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• pp.613-618
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• 2015

본 논문은 2단 플래시 A/D 변환기를 이용한 저전력 CMOS 플래시-SAR(successive approximation register)A/D 변환기를 제안한다. 전체 회로 구조는 상위 2비트 고속 플래시 A/D 변환기, 하위 8비트 저 전력 SAR A/D 변환기로 구성되어서 데이터 변환 클럭 수를 감소시켜서 변환속도를 향상시켰다. 또한 하위 8비트를 SAR 논리회로와 커패시터 D/A 변환기를 이용하여 저 전력으로 회로를 설계하였다. 제안 된 A/D 변환기는 $0.18{\mu}m$ CMOS 공정을 이용하여 구현하였고 2MS/s의 변환속도를 갖으며 9.16비트의 ENOB(effective number of bit)이 측정되었다. 면적과 전력소모는 각각 $450{\times}650{\mu}m^2$와 $136{\mu}W$이고 120fJ/step의 FoM을 갖는다.

• 전자공학회논문지SC
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• 제37권3호
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• pp.44-54
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• 2000

본 논문에서는 표준 메모리 공정에 구현 가능한 주파수 적응성을 갖는 부지연 회로의 설계기법에 대해 제안한다. 제안하는 설계기법은 기본적으로 아날로그 SMD (synchronous mirror delay) 형태의 부지연 회로로서 입력클록의 주기와 구현하고자 하는 부의 지연 시간의 차이에 해당하는 시간을 아날로그 회로의 개념으로 측정하고 다음 번 주기에서 반복한다. 출력클록의 발생과 관련되는 부수적인 지연을 측정단의 앞 단인 지연모델 단에서 상쇄하는 기존의 SMB 기법과는 달리, 반복단에서 상쇄하는 새로운 기법을 통하여 넓은 부지연 범위를 구현하여 특히 고속동작에서의 부지연 특성을 원할하게 한다. 또한 넓은 범위의 주파수 동작범위를 구현하기 위해 해당하는 주파수 범위에서 아날로그 회로가 최적의 동작 조건을 갖추도록 하기 위한 새로운 주파수 감지기 및 최적조건 설정기법을 제안한다. 제안된 회로의 응용으로서 초고속 DRAM인 DDR SDRAM에 적용하는 예를 보였으며, 0.6㎛ n-well double-poly double-metal CMOS 공정을 사용하여 모의실험 함으로써 그 유용성을 입증한다.

• 한국정보통신학회논문지
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• 제11권2호
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• pp.330-336
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• 2007

본 논문에서는 디지털 의료 영상 및 진단 분야 그리고 산업용으로도 활용 가능한 싱글 포톤 계수형 영상센서를 $0.18{\mu}m$ triple-well CMOS(Complementary Metal Oxide Semiconductor) 공정을 사용하여 설계하였다. 설계된 Readout 칩용 싱글 픽셀은 디지털 X-ray 이미지 센서모듈을 간단화 하기 위해 단일 전원전압을 사용하였으며, Preamplifier의 출력 전압인 signal voltage(${\Delta}Vs$)를 크게 하기 위해 Folded Cascode CMOS OP amp를 이용한 Preamplifier를 설계하였으며, 기존의 Readout 칩 외부에서 인가하던 threshold voltage를 Readout 칩 내부에서 생성해 줄 수 있도록 Externally Tunable Threshold Voltage Generator 회로를 새롭게 제안하였다. 그리고, Photo Diode에서 발생하는 Dark Current Noise를 제거하기 위한 Dark Current Compensation 회로를 제안하였으며, 고속 counting이 가능하고, layout 면적이 작은 15bit LFSR(Linear Feedback Shift Resister) Counter를 설계하였다.

• 전자공학회논문지
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• 제52권2호
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• pp.112-118
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• 2015

기존의 동기방식의 회로는 나노미터 영역에서의 공정, 전압, 온도 변이 (PVT variation), 그리고 노화의 영향으로 시스템의 전체 성능을 유지할 수 없을 뿐만 아니라 올바른 동작을 보장할 수도 없다. 따라서 본 논문에서는 여러 가지 변이에 영향을 받지 않는 비동기회로 설계 방식 중에서 타이밍 분석이 요구되지 않고, 설계가 간단한 DI(delay insentive) 방식의 NCL (Null Convention Logic) 설계 방식을 이용하여 디지털 시스템을 설계하고자 한다. 기존의 NCL 게이트들의 회로 구조들은 느린 스피드, 높은 영역 오버헤드, 높은 와이어(wire) 복잡도와 같은 약점을 가지고 있기 때문에 본 논문에서는 빠른 스피드, 낮은 영역 오버헤드, 낮은 와이더 복잡도를 위해서 트랜지스터 레벨에서 설계된 새로운 저전력 고속 NCL 게이트 라이브러리를 제안하고자 한다. 제안된 NCL 게이트들은 동부 0.11um 공정으로 구현된 비동기 방식의 곱셈기의 지연, 소모 전력에 의해서 기존의 NCL 게이트 들과 비교되었다.

• 전자공학회논문지SC
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• 제42권6호
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• pp.23-36
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• 2005

PLL은 통신을 포함한 여러 분야에서 광범위 하게 사용된다. 본 논문에서는 향상된 부스큐 지연 방식을 이용한 고속 VCO와 이를 이용한 PLL을 제안하였다. 제안한 VCO와 PLL은 0.18um CMOS 공정을 기본으로 하여 1.8V의 전원전압에서 동작 하도록 설계되었다. 제안한 VCO는 서브 피드백 루프를 패스 트랜지스터로 설계 하였으며, 이 패스 트랜지스터는 NMOS PMOS가 사용되어서 주파수 이득이 반대인 2개의 주파수 제어전압이 필요하게 되며, 이로 인해 우수한 잡음 성능을 가지게 된다. 또한, 이 서브 피드백 루프와 부 스큐 지연방식은 보다 높은 주파수를 생성하게 된다. 실제 제안한 회로의 검증을 위하여 7단의 링 구성의 VCO를 설계하였으며, 설계된 VCO는 $3.2GHz\~6.3GHz$로 동작하며, 1MHz 오프셋 주파수에서 -128.8dBc/Hz의 위상잡음성능을 가짐을 검증 하였다. 이때의 전원 전압은 1.8V이며 VCO의 소비 전류는 3.8mA이다. 그리고 제안한 VCO를 이용하여 설계된 이중 루프 필터 구조의 PLL이 5GHz 대역에서 안정적으로 동작함을 검증하였다. 따라서, 제안한 VCO가 고주파 대역읜 통신기기에서 LC 공진회로를 대체 할 수 있음을 보였다. 본 논문에서 제안한 회로는 0.18um TSMC 라이브러리를 기본으로 하여 설계 하였다.

• 한국산업정보학회논문지
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• 제18권5호
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• pp.51-58
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• 2013

본 논문에서는 고속 SoC 설계시 필요한 클록킹 회로의 핵심 소자인 클록 듀티 보정회로 (Duty-Cycle Corrector: DCC)를 소개한다. 종래의 아날로그 피드백 DCC와 디지털 피드백 DCC의 구조와 동작에 대해 비교 분석한다. 듀티-보정 레인지의 확장과 동작 주파수 및 듀티-보정 정확도의 향상을 위해 아날로그와 디지털 DCC의 장점을 결합한 새로운 혼성-모드 피드백 DCC를 소개한다. 특히, 혼성-모드 DCC의 핵심 구성 회로인 듀티-앰프 (Duty-Cycle Amplifier: DCA)의 구조와 설계에 대해 자세히 소개한다. 싱글-스테이지 DCA와 투-스테이지 DCA 기반의 두 개의 혼성-모드 DCC가 각각 0.18-${\mu}m$ CMOS 공정으로 설계되었고, 투-스테이지 DCA기반 DCC가 더 넓은 듀티-보정 레인지와 더 적은 듀티-보정 에러를 갖고 있음을 증명하였다.

• 대한전자공학회논문지SD
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• 제39권10호
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• pp.57-64
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• 2002

허프만 코덱의 Look-up table 구조에 이용되는 기존 CAM(Content Addressable Memory) 셀의 구조는 읽기 및 쓰기동작과 매치동작이 분리되어 수행되지 않는다. 그래서 제어가 복잡해지고, 읽기 및 쓰기동작시에 매치라인이 플로팅 상태가 되어 오작동을 유발할 수 있다는 단점을 가지고 있다. 본 논문에서는 이러한 단점을 개선하여 데이터를 고속으로처리할 수 있도록 읽기, 쓰기동작 및 매치동작을 독립적으로 수행하는 DBLCAM(Dual Bit Line CAM)과 RAM보다 엑세스 속도가 빠른 Two-port SRAM을 사용하여 고속의 Look-up table을 설계하였다. 본 논문에서 제안된 DBLCAM과 Two-port SRAM을 이용한허프만 코텍의 Look-up table은 Cadence를 사용하여 설계하였으며, 레이아웃은 0.6㎛ 2-poly 3-metal CMOS full custom으로 수행하였다. 그리고 모의실험에는 Hspice를 이용하였다.

• 대한전자공학회논문지SD
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• 제42권4호
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• pp.61-68
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• 2005

MPEG-2 오디오 압축방식인 AAC(Advanced Audio Coding) LC(Low Complexity) 스테레오 부호화기를 고속으로 구현할 수 있는 칩을 32비트 DSP 코어를 기반으로 설계하고 0.25um CMOS 기술을 이용하여 제작하였다. 계산량과 메모리 용량을 줄이기 위하여 알고리즘 구현방법 측면에서 최적화를 하였으며, FFT(Fast Fourier Transform)를 하드웨어로 구현하여 고속화하였다. 제작된 칩의 크기는 $7.20\times7.20 mm^2$ 이었으며 등가 게이트는 약 830,000 이었으며 70MIPS 이내에서 AAC 부호화를 할 수 있음을 확인하였다.

• 전자공학회논문지SC
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• 제37권2호
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• pp.37-42
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• 2000

본 논문에서는 파이프라인드 구조의 빠른 변환 속도와 축차비교 구조의 저전력 구조를 이용하여 고속, 저전력 아날로그 디지털 변환기를 제안하였다. 제안된 구조의 변환 방법은 축차비교 구조의 변환에서 비교기를 파이프라인드 구조로 연결하여 홀드된 주기에 비교기의 기준 전위를 전 비교기의 출력 값에 의해 변환하도록 하여 고속 동작이 가능하도록 하였다. 제안된 구조에 의해 8비트 아날로그 디지털 변환기를 0.8㎛ CMOS공정으로 HSPICE를 이용하여 시뮬레이션한 결과, INL/DNL(Integral Non-Linearity/Differential Non-Linearity)은 각각 ±0.5/±1이었으며, 100㎑ 사인 입력 신호를 10MS/s로 샘플링 하여 DFT(Discrete Fourier Transform)측정 결과 SNR(Signal to Noise Ratio)은 41㏈를 얻을 수 있었다. 10MS/s의 변환 속도에서 전력 소모는 4.14㎽로 측정되었다.

• 전자공학회논문지
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• 제50권2호
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• pp.104-113
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• 2013

60GHz 멀티-기가비트 WPAN 시스템을 위한 고속 QC-LDPC 복호기의 구조를 제안한다. 제안한 QC-LDPC 복호기 설계를 위하여 4 블록-병렬 계층 복호 기술과 fixed wire network 기술이 적용 되었다. 2단 파이프라이닝과 4 블록-병렬 계층 복호기술은 동작 주파수와 데이터 처리량을 개선시키는데에 큰 효과가 있다. 또한 본 제안한 복호기 구조에서 스위치 네트워크를 구현하여 위하여 fixed wire network로 간단하게 구현될 수 있으면 하드웨어 복잡도를 크게 감소시킬 수 있다. 제안한 672-비트, rate-1/2인 QC-LDPC 복호기 구조는 90-nm CMOS 표준 셀을 이용해 설계 및 합성하였다. 성능 분석 결과 제안한 QC-LDPC 복호기 구조는 794K 게이트를 가지며 클락 속도 290MHz 에서 작동한다. 12-iteration일 때 데이터 처리율은 3.9 Gbps 이며 60GHz WPAN 시스템에 적용되어 사용 될 수 있다.