• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 추계학술대회 논문집 Vol.19
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• pp.93-94
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• 2006

나노급 CMOS 기술에서 high-k 물질을 이용하여 게이트 유전막을 형성하고자 하는 연구가 활발히 진행되고 있다. 본 논문에서는 high-k 물질인 $TiO_2$의 특성에 대한 연구를 수행하였다. $TiO_2$를 APCVD법으로 p-type 실리콘 기판에 $50{\AA}{\sim}300{\AA}$ 두께로 증착하였고, evaporator를 이용하여 $TiO_2$ 박막위에 Al을 증착하여 MIS소자를 제작하였다. 두께를 가변 하여 Capacitance-Voltage (C-V) 특성을 측정, 분석하였다.

• 한국전기전자재료학회논문지
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• 제18권7호
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• pp.667-674
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• 2005

In this paper the gate overlap length of the LDMOST is optimized for obtaining longer device lifetime. The LDMOSI device with drift region is fabricated using the $0.25\;{\mu}m$ CMOS Process. The gate overlap lengths on drift region are $0.1\;{\mu}m,\;0.4\;{\mu}m\;0.8\;{\mu}m\;and\;1.1\;{\mu}m$, respectively. The breakdown voltages, on-resistances and hot-carrier degradations of the fabricated LDMOST devices are characterized. The LDMOST device with gate overlap length of $0.4\;{\mu}m$ showed the longest on-resistance lifetime, 0.02 years and breakdown voltage of 22 V and on-resistance of $23\;m\Omega{\cdot}mm^2$.

• 한국전자통신학회논문지
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• 제5권1호
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• pp.88-92
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• 2010

본 연구에서는 기존의 반도체 공정을 이용하여 bottom gate, top gate구조의 탄소나노튜브 트랜지스터를 제작하였다. 게이트 특성에 따른 특성을 연구하기 위하여 열화학 기상 증착법(CVD)으로 탄소나노튜브를 디바이스에 직접 성장시키고, 탄소나노튜브의 성장 특성 및 I-V동작 특성을 분석하였다. 제작된 탄소나노튜브 FET는 p-type, 즉 hole이 다수 캐리어로 존재하는 트랜지스터이며 구동전압에 따라 conductance 변화하는 특성을 보였다.

• 전자공학회논문지SC
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• 제48권2호
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• pp.56-63
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• 2011

본 논문에서는 마이크로프로세서의 디지털 입력포트에 히스테리시스 특성을 부여하는 방법 및 설계 순서를 제시하고 이를 실험해 그 효과를 확인하였다. 프로세서의 잉여포트가 있을 때 제시한 방법을 이용하면 저항 2개의 추가만으로 히스테리시스 특성을 얻을 수 있으며, 더구나 기존의 TTL과 CMOS의 슈미트 트리거 게이트에 비해 큰 히스테리시스 폭을 얻을 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 Ⅳ
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• pp.2132-2135
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• 2003

본 논문에서는 고정소수점 DSP로 구현한 실시간 MP3 오디오 부호화기에 사용되는 초월함수용 하드웨어 가속기 구조를 제안한다. 구현된 하드웨어 가속기는 MP3 부호화 성능을 저하시키는 초월함수 연산오차에 강인하도록 설계되었다. 제안된 가속기의 연산오차는 Q1.23 고정소수점 출력에서 2비트, 즉 2/sup -21/ 까지의 연산오차를 가진다. LAME 부호화기[5]심리음향 모델의 SMR 오차는 테이블 보간법[4]을 사용할 경우에 비해 4dB이상 향상되었으며, 연산량은 총 4 MIPS 감소하였다. 제안한 하드웨어 가속기는 Verilog HDL로 기술되었으며, SYNOPSYS에서 0.18㎛ CMOS 표준 셀 라이브러리 공정으로 합성되었다. 합성 면적은 7514 게이트이며 초월함수 연산에 대한 동작속도는 3 사이클이다.

• 전자공학회논문지D
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• 제34D권6호
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• pp.43-49
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• 1997

Tungsten poycide has studied gate oxide reliability and dielectric strength charactristics as the composition of gate electrode which applied submicron on CMOS and MOS device for optimizing gate electrode resistivity. The gate oxide reliability has been tested using the TDDB(time dependent dielectric breakdwon) and SCTDDB (stepped current TDDB) and corelation between polysilicon and WSi$_{2}$ layer. iN the case of high intrinsic reliability and good breakdown chracteristics on polysilicon, confirmed that tungsten polycide layer is a better reliabilify properities than polysilicon layer. Also, hole trap is detected on the polysilicon structure meanwhile electron trap is detected on polycide structure. In the case of electron trap, the WSi$_{2}$ layer is larger interface trap genration than polysilicon on large POCL$_{3}$ doping time and high POCL$_{3}$ doping temperature condition. WSi$_{2}$ layer's leakage current is less than 1 order and dielectric strength is a larger than 2MV/cm.

• 대한전기학회논문지:시스템및제어부문D
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• 제50권2호
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• pp.87-92
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• 2001

This paper proposes a new content-addressable memory implemented with an analog array which has linear writing and erasing characteristics. The size of the array in this memory is $2{\times}2$, which is a reasonable structure for checking the disturbance of the unselected cells during programming. An intermediate voltage, Vmid, is used for preventing the interference during programming. The operation for reading in the memory is executed with an absolute differencing circuit and a winner-take-all (WTA) circuit suitable for a nearest-match function of a content-addressable memory. We simulate the function of the mechanism by means of Hspice with 1.2${\mu}m$ double poly CMOS parameters of MOSIS fabrication process.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2012년도 추계학술발표대회
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• pp.649-651
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• 2012

본 논문에서는 Core-A를 이용한 실시간 영상 신호 처리 SoC 설계와 검증에 대해 기술한다. 영상 신호 처리를 위한 방식으로 SoC를 사용하였으며 영상 처리를 위한 ISP를 설계하였다. 영상 처리를 위한 마이크로프로세서는 코드밀도를 높이고 Verilog HDL을 사용하여 기술되어 여러 응용분야에서 최적화할 수 있는 국내에서 개발된 Core-A를 사용하였다. 본 논문에서 제안한 SoC는 Verilog HDL언어로 설계 되었고, 기본 SoC의 구조는 Core-A, AMBA Bus, ISP, Memory controller, Uart로 구성하였다. 구현된 SoC는 다양한 영상 신호 처리를 지원하여 향후 영상압축 인코더의 실시간 이미지 처리용 소스로 사용할 수 있고 신호 처리 알고리즘 검증용에도 유용하게 사용될 수 있을 것으로 보인다. 설계 검증을 위해 먼저 FPGA를 이용하여 검증하였으며 TSMC $0.18{\mu}m$ CMOS공정으로 합성한 결과 동작주파수는 50MHz, 전체 게이트 수 86.1k로 확인되었다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.58-68
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• 2006

본 논문에서는 차세대 디지털 TV 및 무선 랜 등과 같이 고속에서 저전압, 저전력 및 소면적을 동시에 요구하는 고성능 집적시스템을 위한 10b 250MS/s $1.8mm^2$ 85mW 0.13um CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 요구되는 10b 해상도에서 250MS/s의 아주 빠른 속도 사양을 만족시키면서, 면적 및 전력 소모를 최소화하기 위해 3단 파이프라인 구조를 사용하였다. 입력단 SHA 회로는 게이트-부트스트래핑 (gate-bootstrapping) 기법을 적용한 샘플링 스위치 혹은 CMOS 샘플링스위치 등 어떤 형태를 사용할 경우에도 10비트 이상의 해상도를 유지하도록 하였으며, SHA 및 두개의 MDAC에 사용되는 증폭기는 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용함으로써 10비트에서 요구되는 DC 전압 이득과 250MS/s에서 요구되는 대역폭을 얻음과 동시에 필요한 위상 여유를 갖도록 하였다. 또한, 2개의 MDAC의 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 향상된 3차원 완전 대칭 구조의 커패시터 레이아웃 기법을 제안하였으며, 기준 전류 및 전압 발생기는 온-칩 RC 필터를 사용하여 잡음을 최소화하고, 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.24LSB, 0.35LSB 수준을 보여준다. 또한, 동적 성능으로는 200MS/s와 250MS/s의 동작 속도에서 각각 최대 54dB, 48dB의 SNDR과 67dB, 61dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.8mm^2$이며 전력 소모는 1.2V 전원 전압에서 최대 동작 속도인 250MS/s일 때 85mW이다.

• 한국산학기술학회논문지
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• 제9권1호
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• pp.16-22
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• 2008

10nm Ni/30 nm와 70nm poly Si/200nm $SiO_2/Si(100)$ 구조로부터 니켈실리사이드의 열적안정성을 연구하기 위해서 쾌속열처리기를 이용하여 실리사이드화 온도 $300{\sim}1100^{\circ}C$에서 40초간 열처리하여 실리사이드를 제조하였다. 준비된 실리사이드의 면저항값 변화, 미세구조, 상 분석, 표면조도 변화를 각각 사점면저항측정기, FE-SEM, TEM, HRXRD, SPM을 활용하여 확인하였다. 30 nm 다결정실리콘 기판 위에 형성된 실리사이드는 $900^{\circ}C$까지 열적안정성이 있었다. 반면에 70 nm 다결정실리콘 기판 위에 형성된 실리사이드는 기존연구결과와 동일한 $700^{\circ}C$ 이상에서 고저항상인 $NiSi_2$로 상변화 하였다. HRXRD로 확인한 결과, 30 nm 두께의 기판 위에 니켈실리사이드는 $900^{\circ}C$ 고온에서도 NiSi상이 유지되다가 $1000^{\circ}C$에서 $NiSi_2$로 상변화 하였다. FE-SEM 과 TEM 관찰결과, 30 nm 두께의 다결정실리콘 기판에서는 $700^{\circ}C$의 저온처리에는 잔류 다결정실리콘 없이 매우 균일하고 평탄한 40 nm의 NiSi가 형성되었고, $1000^{\circ}C$에는 선폭 $1.0{\mu}m$급의 미로형 응집상이 생성됨을 확인하였다. 70 nm 두께의 다결정실리콘 기판에서는 불균일한 실리 사이드 형성과 잔류 다결정실리콘이 존재하였다. SPM결과에서 전체 실험구간에서의 RMS 표면조도 값도 17nm 이하로 CMOS공정의 FUSI게이트 적용의 가능성을 보여주었다. 다결정실리콘 게이트의 높이를 감소시키면 니켈실리사이드는 상안정화가 용이하며 저저항구간을 넓힐 수 있는 장점이 있었다.