• 대한전자공학회논문지
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• 제24권3호
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• pp.535-540
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• 1987

This paper proposes a circuit partitioning method and a multifunctional BILBO which can perform the multimodule test in the case of testing VLSI circuits. By using these circuit partitioning method and multifunctional BILBO, test time and cost can be reduced greatly by performing the pipeline test method. And the quantity of circuit that shold be added for testing is also reduced in half by interposing only one BILBO between each module. Also, we confirmed that the multifunctional BILBO proposed here has high error detection capability by analyzing error detection capability of this multifunctional BILBO in mathematics.

• 대한전자공학회논문지SD
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• 제40권8호
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• pp.610-618
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• 2003

테스터를 사용하는 테스트 방법이 매우 비싸고 동작속도에서의 테스트가 어려운 상황에서 BIST의 출현 은 이러한 난점을 해결하는 좋은 방법이다. 하지만, 이러한 BIST에도 해결해야 할 문제점들이 많다. 의사 무작위 테스트시 패턴 카운터와 비트 카운터의 역할이 단순히 카운팅만 하는데 한정되어 있으므로 이들 카운터를 패턴을 생성하는 역할에도 이용함으로써 BIST의 효율을 증대시키고자 한다. 새로운 BIST 구조는 LFSR이 아닌 카운터로 패턴을 생성하고 LFSR로 이의 동작을 무작위하게 또는 의도적으로 조정함으로써 다른 테스트 성능의 저하 없이 테스트 하드웨어를 축소하는 방법을 제안한다. 결정 테스트를 위한 하드웨어가 너무 크게 되는 단점을 해결하고자 본 논문에서의 실험은 실험결과에서 의사 무작위 테스트와 결정 테스트의 성능을 고장검출을, 테스트 시간과 하드웨어 관련 인자들로 표현한다.

• Journal of Welding and Joining
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• 제15권4호
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• pp.143-153
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• 1997

In this study, bending test was performed on the real-scale, built-up beam test model fabricated by the $CO_2$ arc spot welding to evaluate the applicability of the welding method to the production of the stiffened plate in car-carrying ship. The built-up beam models which were fixed at both ends in longitudinal direction or simply supported to the rigid foundation, depending on the restraint condition of the corresponding car decks considered, were subjected to simulated design vehicle loads or concentrated point loads. During the test, the central deflection and the longitudinal bending stresses were measured from several points on the longitudinal flange face to predict the section properties of the built-up beams. The longitudinal bending stress on each spot weld were also measured to calculate the average horizontal shear force subjected to spot welds. Test results revealed that the shear strength of spot welds with their current weld nugget size and welding pitch was adequate enough to withstand the horizontal shear forces under the design vehicle loads. Although the built-up beam fabricated by the arc spot welding was a discontinuous beam, its mechanical behavior was well explained by the continuous beam theory using the effective breadth of plate. Based on test results, the criterion for the size of spot weld of which the average shear stress might meet the allowable stress requirement of AWS Code could be established.

• 대한전자공학회논문지
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• 제27권5호
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• pp.699-708
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• 1990

This paper proposes two test procedures for detecting functional faults in semiconductor random access memories (RAM's) and a new testimg scheme to execute the proposed test procedures. The first test procedure detects stuck-at faults, coupling faults and decoder faults, and requires 19N operations, which is an improvement over conventional procedures. The second detects restricted patternsensitive faults and requires 69N operations. The proposed scheme uses Built-In Self Testing (BIST) techniques. The scheme can write into more memory cells than I/O pins can in a write cycle in test mode. By using the scheme, the number of write operations is reduced and then much testing time is saved.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.633-634
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• 2006

A new specification-based analog and mixed-signal test technique using high performance current sensors is proposed. The proposed technique using current sensors built in external ATE has little hardware overhead in circuit under test and high testability without time consuming operation of test point placement algorithm.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2009년도 제40회 하계학술대회
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• pp.1931_1933
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• 2009

NoC 기반 시스템이 적용되는 설계는 시스템 크기가 커짐에 따라 칩 테스트 문제도 동시에 제기 되고 있다. 이에 따라 NoC 기반의 시스템의 테스트 시간을 줄일 수 있는 internal test 방식의 새로운 BIST(Built-in Self-Test) 구조에 관한 연구를 하였다. 기존의 NoC 기반 시스템의 BIST 테스트 구조는 각각의 router와 core에 BIST logic과 random pattern generator로 LFSR(Linear Feedback Shift Register)을 사용하여 연결하는 individual 방식과 하나의 BIST logic과 LFSR을 사용하여 각각의 router와 core에 병렬로 연결하는 distributed 방식을 사용한다. 이때, LFSR에서 생성된 테스트 벡터가 router에 사용되는 FIFO 메모리를 통과하면서 생기는 테스트 타임 증가를 줄이기 위하여 shift register 형태의 FIFO 메모리를 변경하였다 제안된 방법에서 테스트 커버리지 98%이상을 달성하였고, area overhead면에서 효과를 볼 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1169-1172
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• 1998

We designed an ALU(Airthmetic Logic Unit) with BIST(Built-In Self Test), which is suitable for 32-bit DSP RISC processors. We minimized the area of this ALU by allowing different operations to share several hardware blocks. Moreover, we applied DFT(Design for Testability) to ALU and offered Bist(Built-In Self-Test) function. BIST is composed of pattern generation and response analysis. We used the reseeding method and testability design for the high fault coverage. These techniques reduce the test length. Chip's reliability is improved by testing and the cost of testing system can be reduced.

• 한국항공우주학회지
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• 제43권5호
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• pp.449-455
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• 2015

Built-In-Test(이하: BIT)는 항공기 비행안전을 위해 반드시 필요한 기능으로 항공전자 장비의 경우 95% 이상의 높은 고장 진단능력을 요구하고 있다. BIT가 요구도에 명시된 고장 진단능력을 만족시키는지 확인하기 위해 BIT 성능분석이 필요하다. BIT 성능분석을 위해 FMECA (Failure Mode Effect Critical Analysis)에 기술된 고장모드를 활용하는 방법이 많이 사용되고 있으나, 본 논문에서는 분석 오류를 최소화할 수 있는 전자부품 기반의 BIT 성능분석 방법론을 소개한다. 또한, BIT 성능분석에서 제외될 수 있는 비행안전에 영향을 미치지 않는 전자부품 및 전자부품의 고장모드를 실제 개발사례에 적용하여 불필요한 BIT 기능 구현을 방지하고 정확한 BIT 성능분석을 수행할 수 있도록 하였다. BIT Demo를 수행하여 BIT 성능분석 결과와 실제 BIT 성능이 일치함을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1069-1072
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• 1998

Recently the development of design and automation technology and manufacturing method, has reduced the cost of chip, but it becomes more difficult to test IC chip because test technique doesn't keep up with these techniques. In case of IC testing, obtaining test vectors to be able to detect good chip or bad one is very important, but according to increasing complexity, it is very complex and difficult. Another problem is that during testing, there could be capability of physical and electrical damage on chip. Also there is difficulty in synchronization between CUT (circuit under test) and Test equipment〔1〕. Because of these difficulties, built in self test has been proposed. Not only obtaining test vectors but also reducing test time becomes hot issues nowadays. This paper presents a new test BIST(built in self test) method. Proposed BIST implementation reduces test time and obtains high fault coverage. By searching internal nodes in which are inserted test_point_cells〔2〕and allocating TPG(test pattern generation) stages, test length becomes much shorter.

• 한국통신학회논문지
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• 제18권10호
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• pp.1537-1545
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• 1993

본 논문에서는 RAM의 Built-In Self Test(BIST)를 수행하기 위하여 제안되었던 Column Weight Sensitive Fault(CWSF) 테스트 알고리즘과 비트라인 디코더 고장 테스터 알고리즘에 적합한 패턴발생회로와 고장위치 검출기를 설계하였다. 패턴발생 회로는 어드레스 발생부와 데이터 발생부로 구성되었다. 또한 어드레스 발생부는 실효 어드레스를 위한 행 어드레스 발생부와 순차 및 병렬 어드레스를 위한 열 어드레스 발생부로 나누어져 있다. 고장위치 검출기는 고장발생의 유, 무와 그 위치를 찾기위해 구성되었다. 설계한 회로들의 검증을 위하여 각 부분 및 전체적인 시뮬레이션을 통하여 동작을 확인하였다.