• 대한전자공학회논문지
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• 제24권5호
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• pp.896-904
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• 1987

In this paper, a design method for sequential circuit which is easy to have Built-in Self Test is kproposed using the functional advantages of multifunctional BILBO and LSSD. To achieve the hardware reduction, it is designed that a multifunctional BILBO has double operational functions of NLFSR and LFSR, when neccessary, and that test signal could be used as an input-output signal in the same line. By applying the proposed multifunctional BILBO to the sequential PLA, the test patterns and the additional circuit could be reduced in test operation and the propagation delay is vanished in normal operation, as we expected. Above them, the partitioned method for large scale sequential circuit is also suggested and it is observed that test patterns and additional circuit in them reduced by this method.

• 한국정보과학회논문지:소프트웨어및응용
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• 제29권1_2호
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• pp.65-79
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• 2002

객체지향 프레임웍은 다수의 응용 소프트웨어의 개발에 반복적으로 재사용되므로 철저한 시험이 요구될 뿐만 아니라 재사용 시 확장된 프레임웍에 대해서도 추가적인 시험이 필요하다. 그런데 프레임웍은 개조, 합성된 확장 부위의 시험에 대한 제어와 관찰을 어렵게 하는 성질을 갖고 있다. 본 논문에서는 프레임웍을 개조, 확장하여 응용 프로그램을 구현할 때 발생할 수 있는 오류들이 시험을 통하여 효율적으로 발견될 수 있도록 프레임웍의 가변 부위에 테스터 컴포넌트들을 BIT(Built-in Test)로 내장하는 방법을 기술한다. 프레임웍에 이와 같이 내장된 테스터 컴포넌트들은 프레임웍의 시험 시 제어와 관찰을 용이하게 하여 프레임웍의 시험성을 높여준다. 여기서 제안된 방법으로 설계된 테스터 컴포넌트들은 시험대상 프레임웍의 확장 부위에 프레임웍 코드의 변경이나 간섭 효과가 없게 부착할 수 있고 필요에 따라 동적으로 탈착할 수 있다.

• 한국군사과학기술학회지
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• 제15권2호
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• pp.111-120
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• 2012

Built-In-Test is a design feature in more and more advanced weapon system. During development test and evaluation(DT&E) it is critical that the BIT system be evaluated. The BIT system is an integral part of the weapon system and subsystem. Built-In-Test assists in conducting on system and subsystem failure detection and isolation to the Line Replaceable Unit(LRU). This capability reduces the need for highly skilled personnel and special test equipment at organizational level, and reduces maintenance down-time of system by shortening Total Corrective Maintenance Time. During DT&E of weapon system the objective of BIT system evaluation is to determine BIT capabilities achieved and to identify deficiencies in the BIT system. As a result corrective actions are implemented while the system is still in development. Through the use of the reiterative BIT evaluation the BIT system design was corrected, improved, or updated, as the BIT system matured.

• 한국통신학회논문지
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• 제19권6호
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• pp.1038-1045
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• 1994

본 논문에서는 CAM에서 발생하는 모든 PSF(Pattern Sensitive Fault)를 검사하기 위한 알고리즘과 테스트회로를 설계하였다. 즉, 짧은 시간에 최소의 부가회로를 이용하여 외부의 장비에 의존하지 않고 테스트하는 내장 테스트회로를 설계하였다. 부가적으로 첨가된 회로로는 병렬비교기와 오류검출기가 있고, 병렬테스팅을 위해서 수정된 디코더를 사용하였다. 또한, 효과적인 테스트패턴을 구하기 위해 Eulerian path의 구성방법에 대해서도 연구를 수행하였다. 결과적으로, 본 논문에서 사용한 알고리즘을 사용하면 워드수에 관계없이 324+2b(b:비트수) 만큼의 동작으로 CAM의 모든 내용을 테스트할 수 있다. 전체 회로중에서 테스트회로가 차지하는 면적은 약 7.5%정도가 된다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 춘계종합학술대회
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• pp.1004-1007
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• 2005

본 논문에서는 저잡음 증폭기 (Low Noise Amplifier, LNA)를 위한 프로그램 가능한 RF (고주파) BIST (Built-In Self-Test) 회로를 제안한다. 개발된 BIST 회로는 온 칩 형태로 DC 측정만을 이용하여 LNA의 RF 변수들을 측정할 수 있다. BIST 회로는 프로그램 가능한 커패시터 뱅크 (programmable capacitor banks)를 가진 test amplifier와 RF 피크 검출기로 구성되어 있다. 이러한 온 칩 회로는 각각 GSM, Bluetooth 및 IEEE802.11g의 응용을 위해 세 가지 주파수 대, 즉 1.8GHz, 2.4GHz 및 5GHz에서 사용할 수 있도록 프로그램 되어있고, LNA가 가지는 RF 사양들, 즉 입력 임피던스 및 전압이득 등을 DC 전압으로 변화시켜주는 역할을 한다.

• 한국의류학회지
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• 제29권6호
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• pp.837-846
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• 2005

The purpose of this study is to suggest a standard of guidance for testing the performance and safety of motorcycle jacket with built-in airbag. The method of testing were as follows: The effects of the motorcycle jacket with built-in airbag are experimentaly investigated according to neck injury of FMVSS 208. The experiment consists of the crash simulation test by shield and the impact test. The head and neck injuries are evaluated based on industrial standards. Also, the displacements of the head and neck and chest are observed by film analysis. Using the results of the crash simulation test, neck injury$(N_ij)$ is discussed and the peak chest deflection of the results of the impact test, chest injury is pursued. Neck injury$(N_ij)$ of the result of the crash test show that the chance of a serious wound is $18\%$ if rider wear the R&D motorcycle jacket with built-in airbag(Type A). Chest injury is expected by peak chest deflection of the result of the impact test. The result of the peak chest deflection show that the reduction effect in chest injury of Type A motorcycle jacket is $10.3\%$.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2008년도 International Meeting on Information Display
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• pp.914-917
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• 2008

A quad-functional built-in test circuit has been developed for DRAM-frame-memory embedded SOG-LCDs. The quad function consists of memory test, display test, serial transfer test, and parallel transfer test which is the normal operation mode for our SOG-LCD. Results of memory and display tests are shown.

• 한국정보과학회논문지:소프트웨어및응용
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• 제32권8호
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• pp.704-716
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• 2005

미리 만들어진 컴포넌트를 조립하여 새로운 소프트웨어를 개발하는 방법은 개발비용과 기간을 획기적으로 줄일 수 있다는 장점으로 전통적인 방법의 대안이 되고 있다. 하지만 컴포넌트를 통합 조립하면서 신뢰도를 확인하고 새 환경에 맞는지 테스트하는 과정이 복잡하고 비용이 많이 소요된다면 효과적인 방법이 될 수 없다. 대규모 시스템에 효율적으로 사용, 조림될 컴포넌트들은 원시코드 형태로 배포되지 않아서 새 환경에 적합한지 시험하고 관찰하는 철저한 테스트가 어렵다. 이러한 문제점을 해결하기 위하여 컴포넌트가 재사용되었을 때 쉽게 검증되도록 미리 테스트 모듈을 내장한 Built-In 테스트 방법이 있지만 컴포넌트의 기능이 다양하고 복잡하게 되면 컴포넌트에 포함된 테스트 모듈의 규모가 커지고 다양하고 융통성 있는 테스트가 어려워진다. 이 논문에서는 컴포넌트의 Built-In 테스트 기능을 대체할만한 컴포넌트 테스트를 위한 래퍼(wrapper)를 제안하고 이를 설계, 구현하여 실용성을 보였다. 래퍼를 자동 생성하여 테스트하면 컴포넌트의 테스트 준비 과정에 드는 노력이 줄어들고 테스트를 다양한 측면에서 테스트해 볼 수 있다.

• 대한전자공학회논문지SD
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• 제39권3호
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• pp.85-97
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• 2002

STUMPS는 스캔 구조를 이용한 자체 테스트로 널리 사용되는 기술이다. 다중 스캔 체인에 STUMPS를 적용할 때 병렬 패턴 생성기로 사용되는 LFSR은 인접한 비트 시퀀스 사이에 높은 correlation이 존재하므로 회로의 고장 검출률을 저하시킨다. 이러한 문제를 해결하기 위해서 하드웨어 오버헤드 증가에도 불구하고 LFSR과 스캔 체인의 입력 사이에 부가적인 조합회로가 놓인다. 본 논문은 다중 스캔 체인을 갖는 순차회로에 대해 회로 자체의 스캔 체인들을 사용하여 유사 무작위 테스트 패턴을 생성하는 효과적인 테스트 패턴생성 방법과 그 구조를 소개한다. 제안된 테스트 패턴 생성 기술은 기존에 패턴 생성기로 사용되는 LFSR과 조합회로의 구성을 사용하지 않으므로 하드웨어 오버헤드를 줄일 수 있으며 충분히 높은 고장 검출률을 얻을 수 있다. 또한 스캔 체인 당 단지 수 개의 XOR 게이트만이 회로 변형을 위해 필요하므로 설계가 매우 간단하다.

• 전자공학회논문지C
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• 제35C권8호
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• pp.1-9
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• 1998

A new parallel test algorithm and a built-in self test (BIST) architecture are developed to test various types of functional faults efficiently in content addressable memories (CAMs). In test mode, the read oepratin is replaced by one parallel content addressable search operation and the writing operating is performed parallely with small peripheral circuit modificatins. The results whow that an efficient and practical testing with very low complexity and area overhead can be achieved.