• 한국통신학회논문지
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• 제29권2C호
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• pp.298-305
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• 2004

본 논문은 워드길이가 W 비트인 입력으로부터 W 비트를 출력하는 고정길이 modified Booth 곱셈기에 대한 오차보상 방법을 설명한다. 효율적으로 양자화 오차를 보상하기 위해 Booth 인코더의 출력정보를 이용하여 오차보상 바이어스를 생성한다. 절단된 부분이 양자화 오차에 미치는 영향에 따라 두 그룹(major or minor group)으로 나누고, 각 그룹에 서로 다른 오차보상 방법을 적용한다. 기존 방법과 비교하여 제안한 방법이 오차보상 바이어스를 생성하는 회로의 하드웨어 오버헤드는 비슷하면서 약 50％ 정도 양자화 오차가 적음을 시뮬레이션을 통해 보인다. 또한, 면적과 전력소모 면에서 제안한 고정길이 곱셈기가 이상적인 곱셈기 보다 약 40％ 정도 적게 나타났다.

• 한국산업정보학회논문지
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• 제18권5호
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• pp.67-72
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• 2013

본 논문에서는 모바일 멀티미디어 응용을 위한 저전력 바이패싱 (bypassing) Booth 곱셈기를 제안한다. 바이패싱 구조는 특정 입력 패턴에 대하여 내부 회로를 우회하여 입력 값을 출력 값으로 직접 전달하므로 내부 회로의 스위칭 전류를 방지하여 저전력 회로를 구현한다. 제안된 곱셈기는 Braun 곱셈기법에 기반을 둔 전통적인 바이패싱 곱셈기와 달리, 현재 널리 사용되는 Booth 곱셈기법에 대하여 바이패싱 구조를 적용하였다. 시뮬레이션 결과, 기존 저전력 Booth 곱셈기에 비하여 제안된 FoM (Figure-of-merit)이 11% 감소함을 확인하였다.

• 한국정보통신학회논문지
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• 제6권2호
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• pp.323-329
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• 2002

N-비트$\times$N-비트 2의 보수 승산에서 승산결과 2N-비트만을 출력하는 절사형 Booth 승산기의 절사오차 최소화를 위한 효율적인 오차보상 방법을 제안하였다. 제안된 방법을 적용하여 작은 칩 면적과 저전력 특성을 갖는 절사형 승산기를 설계하고 면적, 절사오차 등을 기존의 방식과 비교하였다. 제안된 절사형 Booth 승산기는 승산결과의 하위 N-비트를 계산하는 회로를 생략하므로, 절사되지 않은 일반 승산기에 비해 게이트 수가 약 35% 정도 감소한다. 본 논문에서 설계된 절사형 Booth 승산기는 기존의 고정 오차보상 방법을 적용한 경우에 비해 평균오차를 약 60% 정도 줄일 수 있다. 제안된 방법을 적용하여 16-비트$\times$16-비트 절사형 승산기를 0.35-$\mu\textrm{m}$ CMOS 공정을 이용하여 full-custom 방식으로 설계하였다. 약 3.000개의 트랜지스터로 구성되는 승산기 코어는 330-$\mu\textrm{m}$$\times$262-$\mu\textrm{m}$의 면적을 가지며, 3.3-V 전원전압에서 200-MHz로 동작 가능하며 약 20-㎽의 전력소모 특성을 갖는다.

• 한국통신학회논문지
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• 제30권11A호
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• pp.1092-1097
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• 2005

본 논문에서는 곱셈을 수행할 때 발생되는 스위칭 을을 줄이는 방식의 저전력 부스 곱셈기를 제안한다. radix-4 부스 알고리즘 (radix-4 Booth algorithm)은 입력에서 연속되는 3비트가 0이나 1의 같은 값을 가지게 되면, 부스 인코딩 결과로서 0을 발생시키는 특성을 가지고 있다. 따라서 곱셈기의 두 입력 중 더 작은 활성영역을 갖는 입력을 승수로 사용할 때 부분 곱셈결과가 0이 될 확률이 높다. 제안된 곱셈기는 곱셈식을 본래의 곱셈 입력 비트보다 더 작은 비트를 갖는 여러 개의 곱셈식으로 분할한 후, 각각의 곱셈들을 독립적으로 계산하여 각각의 곱셈의 결과를 더하여 최종적인 결과를 얻는다. 따라서 곱셈의 두 입력간의 교환율은 기존의 곱셈기보다 더 높아지게 된다. 이는 제안된 곱셈기의 부스 인코딩 결과가 0이 되는 확률이 기존의 곱셈기보다 더 높은 저전력 곱셈기를 구현할 수 있음을 의미한다. 제안된 곱셈기는 기존의 부스 곱셈기보다 최대 $20\%$ 정도의 소모전력이 감소됨을 확인하였다.

• 한국통신학회논문지
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• 제15권7호
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• pp.628-637
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• 1990

본 연구에서는 고속의 병렬 알고리즘을 이용하여 실시간 디지털 신호를 처리할 수 있는 16x16 고속의 CMOS 승산기를 설계하였다. 설계된 병렬 승산기는 modified Booth's 알고리즘과 Ling's approach를 이용하여 4열의 가산기와 8개의 Booth 디코더로 구성하였으며, 2's complement의 데이터와 계수를 처리할 수 있도록 설계하였다. 또한 VLSI 구현에 적합하도록 modulrity하고 regularity하게 모든 회로를 설계하고 규칙적으로 내부 배열을하여 testavility가 용이하도록 설계하였다.

• 대한전자공학회논문지SD
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• 제40권12호
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• pp.72-79
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• 2003

본 논문에서는 CMOS 다치 논리회로를 이용한 32×32 Modified Booth 곱셈기를 제시하였다. 이 곱셈기는 Radix-4 알고리즘을 이용하였으며, 전류모드 CMOS 4차 논리회로로 구현하였다. 설계한 곱셈기는 트랜지스터 수를 기존의 전압 모드 2진 논리 곱셈기에 비해 63.2%, 이전의 다치 논리 곱셈기에 비해 37.3% 감소시켰다. 이 곱셈기는 내부 구조를 규칙적으로 배열하여 확장성을 갖도록 하였다. 설계한 회로는 3.3V의 공급전압과 단위전류 10㎂를 사용하여, 0.3㎛ CMOS 기술을 이용하여 구현하였으며 HSPICE를 사용하여 검증하였다. 시뮬레이션 결과, 설계한 곱셈기는 5.9㎱의 최대 전달지연시간과 16.9mW의 평균 전력소모 특성을 갖는다.

• 한국통신학회논문지
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• 제30권12C호
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• pp.1256-1261
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• 2005

본 논문에서는 곱셈을 수행할 때 발생되는 스위칭 율을 줄이는 방식의 저전력 부스 곱셈기를 제안한다. radix-4 부스 알고리즘 (radix-4 Booth algorithm)은 입력에서 연속되는 3비트가 0이나 1의 같은 값을 가지게 되면, 부스 인코딩 결과로서 0을 발생시키는 특성을 가지고 있다. 따라서 곱셈기의 두 입력 중 더 작은 활성영역을 갖는 입력을 승수로 사용할 때 부분 곱셈결과가 0이 될 확률이 높다. 제안된 곱셈기는 곱셈식을 본래의 곱셈 입력 비트보다 더 작은 비트를 갖는 여러 게의 곱셈식으로 분할한 후, 각각의 곱셈들을 독립적으로 계산하여 각각의 곱셈의 결과를 더하여 최종적인 결과를 얻는다. 따라서 곱셈의 두 입력간의 교환율은 기존의 곱셈기보다 더 높아지게 된다. 이는 제안된 곱셈기의 부스 인코딩 결과가 0이 되는 확률이 기존의 곱셈기보다 더 높은 저전력 곱셈기를 구현할 수 있음을 의미한다. 제안된 곱셈기는 기존의 부스 곱셈기보다 최대 $20\%$ 정도의 소모전력이 감소됨을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 추계종합학술대회
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• pp.617-620
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• 2001

N-비트$\times$N-비트 승산에서 승산결과 2N-비트 중 상위 N-비트만을 출력하는 절사형(truncated) Booth 승산기의 절사오차 최소화를 위한 효율적인 오차보상 방법을 제안하였다. 제안된 방법을 적용하여 작은 칩 면적과 저전력 특성을 갖는 절사형 승산기를 설계하고 면적, 절사오차 등을 기존의 방식과 비교하였다. 제안된 절사형 Booth승산기는 승산결과의 하위 N-비트를 계산하는 회로를 생략하므로 절사되지 않은 일반 승산기에 비해 게이트 수가 약 35%~4o% 정도 감소한다. 본 논문에서 설계된 전사형 Booth 승산기는 기존의 고정 오차보상 방법을 적용한 경우에 비해 평균오차를 약 30%~40% 정도 줄일 수 있다.

• 대한전자공학회논문지SD
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• 제37권9호
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• pp.55-65
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• 2000

본 논문에서는 DSP등에서 응용될 수 있는 저전력 곱셈기를 제안하다. 많은 DSP 러풀리케이션에서 곱셈기의 모든 출력을 사용하는 것이 아니라, 그중 상위 비트만을 취해서 사용한다. Kidambi는 이런 개념에 기본하며 절단된 곱셈기를 제안하였다. 본 논문에서는 이 개념을 실제로 사용이 가능한 Booth 곱셈기에 적용한다. 이전 논문에서는 고려하지 않은 0 입력에 대한 0 출력을 보장하였다. 그리고, 비트수 확장법을 제안하여 더욱더 오차를 감소시켰다. 그리고, 이 필터를 FIR 필터 설계에 적용하여 더욱 효율적으로 회로를 구성할 수 있음을 확인하였다.

• 정보처리학회논문지A
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• 제14A권4호
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• pp.203-208
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• 2007

본 논문에서는 CMOS 다치 논리회로를 이용하여 $64{\times}64$ 비트 Modified Booth 곱셈기를 설계하였다. 설계한 곱셈기는 Radix-4 알고리즘을 이용하여 전류모드 CMOS 4치 논리회로로 구현하였다. 이 곱셈기는 트랜지스터 수를 기존의 전압모드 2진 논리 곱셈기에 비해 64.4% 감소하였으며, 내부 구조를 규칙적으로 배열하여 확장성을 갖도록 설계하였다. 설계한 회로는 2.5V의 공급전압과 단위전류 $5{\mu}A$를 사용하여, $0.25{\mu}m$ CMOS 기술을 이용하여 구현하였으며 HSPICE를 사용하여 검증하였다. 시뮬레이션 결과, 2진 논리 곱셈기는 $7.5{\times}9.4mm^2$의 점유면적에 9.8ns의 최대 전달지연시간과 45.2mW의 평균 전력소모 특성을 갖는 반면, 설계한 곱셈기는 $5.2{\times}7.8mm^2$의 점유면적에 11.9ns의 최대 전달지연시간과 49.7mW의 평균 전력소모 특성으로 점유면적이 42.5% 감소하였다.