• 한국콘텐츠학회논문지
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• 제12권4호
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• pp.10-19
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• 2012

근래의 이종 네트워크 환경에서 비디오를 안정되게 전송하기 위해서는 네트워크 특성, 단말기 성능, 사용자 선호도 등의 소비 환경을 고려한 비디오 적응 방법이 요구되며, 비디오 부호화에서의 스케일러빌러티는 그 요구조건을 만족시키기 위한 좋은 해결책이다. 본 논문에서는 H.264/AVC SVC 스트림을 MPEG-21 디지털 아이템 적응(Digital Item Adaptation, DIA) 도구를 이용하여 네트워크 환경, 단말의 성능, 사용자 선호도에 따라 동적(dynamic)으로 비디오 콘텐츠를 적응시키는 방법을 제안한다. 실험에서는 이종망 네트워크 환경을 모델링하여 대역폭이 최대 62%의 변화가 있는 경우에도 제안한 방법으로 지연이 거의 없이 실시간으로 비트율을 적응할 수 있음을 보인다.

• 전자공학회논문지C
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• 제35C권12호
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• pp.13-22
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• 1998

본 논문에서는 CMOS VLSI 회로의 IDDQ 테스팅을 위한 0.8㎛ single-poly two-metal CMOS 공정으로 제작된 고성능 내장형 전류감지기를 제안한다. 테스트 대상회로는 브리징 고장이 존재하는 4 비트 전가산기를 사용하였다. 크기가 다른 두 개의 nMOS를 사용하여 저항값이 다른 두 개의 브리징 고장을 삽입하였다. 그리고 게이트 단자를 제어하여 다양한 고장효과를 실험하였다. 제안된 내장형 전류감지기는 테스트 대상회로에 사용되는 클럭의 주기 끝에서 고장전류를 검사하여 기존에 설계된 내장형 전류감지기 보다 긴 임계전파지연 시간과 큰 면적을 가지는 테스트 대상회로를 테스트 할 수 있다. HSPICE 모의실험과 같이 제작 칩의 실험결과 제안한 내장형 전류감지기가 회로 내에 삽입된 브리징 고장을 정확하게 검출함을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제7권2호
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• pp.67-75
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• 2007

To improve low sense margin at low voltage, we propose a negatively driven sensing (NDS) scheme and to solve the problem of WL-to-BL short leakage fail, a variable bitline reference scheme with free-level precharged bitline (FLPB) scheme is adopted. The influence of the threshold voltage offset of NMOS and PMOS transistors in a latch type sense amplifier is very important factor these days. From evaluating the sense amplifier offset voltage distribution of NMOS and PMOS, it is well known that PMOS has larger distribution in threshold voltage variation than that of NMOS. The negatively-driven sensing (NDS) scheme enhances the NMOS amplifying ability. The offset voltage distribution is overcome by NMOS activation with NDS scheme first and PMOS activation followed by time delay. The sense amplifier takes a negative voltage during the sensing and amplifying period. The negative voltage of NDS scheme is about -0.3V to -0.6V. The performance of the NDS scheme for DRAM at the gigabit level has been verified through its realization on 1-Gb DDR2 DRAM chip.

• 한국음향학회지
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• 제20권6호
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• pp.87-93
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• 2001

본 논문에서는 일반적인 코드분할 다중화 시스템을 위해 저자가 제안하였던 유사 역상관기를 변형하여 광대역 코드분할 다중화 시스템에 적합한 수신기를 설계하고, 백색 가우시안 채널 환경에서 성능을 분석하고 있다. 설계된 수신기에서는 판단변수에 포함되어 있는 다중사용자 간섭신호를 분석하여, 송신된 신호의 각 비트에 대응되는 상호상관행렬을 얻게 된다. 이 상호상관행렬을 역변환시킨 후, 기존의 수신기에서 얻어진 판단변수에 적용한다. 이렇게 해서 수신기의 성능을 향상시킬 수 있다. 제안된 수신기는 연속해서 3비트를 받은 후에 바로 검출과정을 수행할 수 있다는 잇점이 있다. 지연시간이나 반송파 위상 오차가 존재하는 상황에서 설계된 수신기의 성능변화를 백색 가우시안 채널에서의 여러 가지 시뮬레이션을 통해서 확인하였다. 그 결과 여기에서 제안한 수신기가 기존 수신기나, 병렬 간섭제거기에 비해 성능이 우수하다는 것을 알 수 있었다.

• 정보처리학회논문지C
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• 제11C권3호
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• pp.353-360
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• 2004

본 논문에서는 반복복호부호의 복호과정시 CRC(Cyclic Redundancy Check)검사를 이용하여 반복복호수가 가변하는 효율적인 제어기법을 제안한다. 반복복호 부호는 반복구조를 가지며 그 특성상 반복복호수가 증가할수록 BER/FER성능이 우수하게 향상된다. 그러나 반복복호수가 증가할수록 복호과정시 적용된 알고리즘의 복잡도에 따라 다소 차이는 있지만 공통적으로 계산량의 증가를 가지게 되며 이는 복호지연시간 증가로 나타난다. 또한 일정 반복복호수 이상에 도달하게 되면 그 성능 변화가 거의 없는 오류마루(error floor)현상이 나타난다. 즉 성능변화가 없는 적절한 반복복호수 종료점을 찾아야 한다. 따라서 본 논문에서는 프래임 주기로 수신된 정보를 프래임 오류검사 지시자(FCS : Frame Check Sequence Indicator)를 이용하여 채널의 변화를 감시하며 반복복호 부호의 반복복호 횟수를 채널 적응적으로 증가, 감소할 수 있도록 제어하는 기법을 제안하여 결과적으로 반복구조를 가지는 부호의 방대한 계산량 감소와 이로 인한 복호지연 시간을 성능저하 없이 효율적으로 단축시킬 수 있음을 확인하였다.

• 한국정보통신학회논문지
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• 제8권6호
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• pp.1166-1174
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• 2004

본 논문은 TCP/IP 프로토콜 스택을 위한 RISC 기반 송신 래퍼 프로세서의 설계를 기술하였다. 설계된 프로세서는 이중 뱅크 구조를 갖는 입출력 버퍼, 32 비트 RISC 마이크로프로세서, 온라인 체크섬 계산 기능을 갖는 DMA 모듈, 메모리 모듈로 구성되어 있다. TCP/IP 프로토콜의 다양한 동작모드를 지원하기 위해 기존의 상태 머신 기반의 설계 방식이 아닌 RISC 프로세서에 기반을 둔 하드웨어-소프트웨어 공동설계 설계기법이 사용되었다. 데이터 전달 동작과 체크섬 동작의 순차적인 수행에 기인한 커다란 지변 시간을 제거하기 위해, 데이터 전달 동작과 병렬적으로 체크섬 동작을 수행할 수 있는 DMA 모듈이 채택되었다. 가변 크기의 입출력 버퍼를 제외한 프로세서는 0.35${\mu}m$ CMOS 공정 조건에서 약 23,700개의 게이트로 구성되며, 최대 동작 주파수는 약 167MHz를 가짐을 확인하였다.

• 한국통신학회논문지
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• 제25권8B호
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• pp.1493-1498
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• 2000

본 논문에서는 DS-CDMA 환경의 다중 사용자 검출에서 문제시되는 다중 접속 간섭을 제거시켜주기 위해 사용되어지는 간섭 제거기에 대하여 소개한다 기존의 간섭제거 기술 중 병렬형 간섭제거기는 장치적으로 복잡하고 순차적 간섭 제거기는 지연 시간이 길다는 단점을 가지고 잇다 그리고 적응형 간섭 제거기는 반복 알고리즘을 적용시킨 적응형 필터를 사용하여 원하는 BER(Bit Error Rate) 성능을 얻기 위해 많은 반복수가 필요하다. 이러한 간섭제거기들의 성능을 개선시키기 위해서 제안된 간섭 제거기는 기존의 적응형 간섭 제거기에 전체 수신 신호를 입력시키지 않고 순차적 간섭 제거기의 정렬(sorting) 기법을 이용한 간섭 제거 기법을 적용 시켜 MAI(Multiple Access Interference)를 사전에 제거시킨 신호를 입력시킴으로써 BER 성능을 향상시키는 것과 동시에 기존의 적응형 간섭제거기에 비해 수렴을 위한 반복수를 줄여준다. 또한 적응형 필터를 사용하여 기존의 비선형 간섭 제거기에 비해 하드웨어적인 복잡도를 줄일수 있는 효과가 있다.

• 한국전자통신학회논문지
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• 제13권4호
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• pp.721-728
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• 2018

본 논문은 다양한 구조의 선형 블록 오류정정코드를 소개하고, 이를 회로로 구현하여 비교 분석한 결과를 보여주고 있다. 메모리 시스템에서는 잡음 전력으로 인한 비트 오류를 방지하기 위해 ECC(: Error Correction Code)가 사용되어 왔다. ECC의 종류에는 SEC-DED(: Single Error Correction Double Error Detection)와 SEC-DED-DAEC(: Double Adjacent Error Correction)가 있다. SEC-DED인 Hsiao 코드와 SEC-DED-DAEC인 Dutta, Pedro 코드를 각각 Verilog HDL을 이용해 설계 후 $0.35{\mu}m$ CMOS 공정을 사용해 회로로 합성하였다. 시뮬레이션에 의하면 SEC-DED회로는 인접한 두 개의 비트 오류를 정정하지 못하지만 적은 회로 사용면적과 빠른 지연 시간의 장점이 있으며, SEC-DED-DAEC 회로의 경우 Pedro 코드와 Dutta 코드 간에는 면적, 지연 시간의 차이가 없으므로 오류 정정률이 개선된 Pedro 코드를 사용하는 것이 더 효율적임을 알 수 있다.

• 한국정보통신학회논문지
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• 제10권6호
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• pp.1011-1018
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• 2006

모바일 통신 단말기의 급속한 발전과 다양한 사용자들의 요구로 인하여, 이미지 정보를 포함한 멀티미디어 정보가 모바일 통신에서 컨텐츠의 기반을 이루고 있다. 전송 지연시간과 경비를 고려할 경우에 비트맵 방식 보다 유리한 벡터 그래픽스 방식의 이미지 정보를 효율적으로 이용하기 위해서는 효율적인 벡터 그래픽스 지원 시스템이 필요하다. 따라서, 많은 벡터 그래픽스 커널 시스템들이 제안되고 있으며, 호환성을 높이기 위하여 벡터 그래픽스 커널에 대한 표준화 작업이 진행되고 있다. 본 논문에서는 자원 제한적인 모바일 단말기에 적합한 벡터 그래픽스 커널의 요구 사항을 살펴보고, 표준으로 제안된 Khronos Group의 OpenVG 기반 벡터 그래픽스 커널을 설계 구현한다. 또한, 구현된 그래픽스 커널을 검증하기 위하여 PC 에뮬레이터 환경과 ARM 탑재 개발보드 환경에서 각각 포팅 한 후, 성능을 측정한다.

• 전기전자학회논문지
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• 제26권1호
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• pp.83-88
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• 2022

높은 성능과 폭넓은 활용성으로 CNTFET은 차세대 반도체로 많은 관심을 받아 왔으나 생산 공정이 아직 충분히 성숙되지 않아 상용화에 어려움을 겪어 왔다. 이러한 CNTFET 공정의 불완전성을 극복하고 상용화 가능성을 높이기 위해 본 논문에서는 최근 발표된 CNTFET 공정 내용을 참고하여 CNTFET 부분 밀도 변화에 따른 CNTFET SRAM 성능 변화에 대해 분석하고자 한다. 현존하는 32nm CNTFET HSPICE용 라이브로리 파일을 활용한 HSPICE 회로 시뮬레이션 분석을 통해 SRAM 셀을 구성하는 6개의 트랜지스터 중, CNT 밀도 변화에 대해 성능 변화가 덜 민감한 트랜지스터를 선택하고, 허용되는 CNT 밀도 범위를 제안하였다. 분석 결과, SRAM 내 비트라인에 연결된 2개의 트랜지스터의 CNT 밀도가 6/32nm에서 8/32nm로 변경되더라도 SRAM 성능 편차는 9% 이하인 것으로 나타나고 CNT 밀도가 5/32nm 미만인 경우 SRAM 지연이 약 8배 이상 증가됨을 알 수 있었다.