• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2000년도 하계종합학술대회 논문집(1)
• /
• pp.127-130
• /
• 2000

In this paper, we design the robust H$_{\infty}$ controller for congestion control in ATM (asynchronous transfer mode) networks with the variation of other higher priority sources(e.g., constant bit rate, variable bit rate). Since ABR (available bit rate) sources share the bottleneck node with other higher priority sources, we design the controller which guarantees robustness against time delay and disturbance. The proposed robust H$_{\infty}$ controller with regional pole placements can minimize the variation of the queue size at the predefined desired level. And we also show its robustness through simulation for the ATM networks with time delay and disturbance.

• 한국정보통신학회논문지
• /
• 제20권5호
• /
• pp.887-894
• /
• 2016

수중음향통신 채널은 다중 경로 전달이 주요 장애 요인이 되며, 이러한 문제점을 해결하기 위해 레이크 수신기를 이용하여 이를 통해 시간 다이버시티 효과를 얻을 수 있다. 그러나 수중음향통신 채널은 시변동성이 높은 채널로써 적합하지 못한 경로의 신호를 복조에 이용하게 될 우려가 있다. 이를 방지하기 위해 본 논문에서는 훈련 신호의 오차율에 기반을 두어 경로 선택 및 가중치 할당하는 레이크 수신기를 제안한다. 호수 실험을 통해 제안된 레이크 수신기와 기존의 레이크 수신기, 레이크 방법을 사용하지 않은 일반 수신기를 이용하여 성능을 분석하였다. 분석 결과, 전송비트 512개 중에서 제안된 레이크 수신기는 8개, 기존의 레이크 수신기는 45개, 그리고 레이크 수신기를 사용하지 않은 일반 수신기는 72개의 비트오류가 발생하였다.

• 한국정보통신학회논문지
• /
• 제17권2호
• /
• pp.414-422
• /
• 2013

본 논문은 분할-커패시터 기반의 차동 디지털-아날로그 변환기 (DAC: digital-to-analog converter)를 이용하는 10-bit 10-MS/s 비동기 축차근사형 (SAR: successive approximation register) 아날로그-디지털 변환기 (ADC: analog-to-digital converter)를 제안한다. 샘플링 주파수를 증가시키기 위해 SAR 로직과 비교기는 비동기로 동작을 한다. 또한 높은 해상도를 구현하기 위해 오프셋 보정기법이 적용된 시간-도메인 비교기를 사용한다. 제안하는 10-bit 10-MS/s 비동기 축차근사형 아날로그-디지털 변환기는 0.18-${\mu}m$ CMOS 공정에서 제작되며 면적은 $140{\times}420{\mu}m^2$이다. 1.8 V의 공급전압에서 전력소모는 1.19 mW이다. 101 kHz 아날로그 입력신호에 대해 측정된 SNDR은 49.95 dB이며, DNL과 INL은 각각 +0.57/-0.67, +1.73/-1.58이다.

• 대한전자공학회논문지SD
• /
• 제47권12호
• /
• pp.31-38
• /
• 2010

본 논문에서는 QVGA급 LCD Driver IC(LDI)의 그래픽 메모리를 설계한다. 저면적을 위해 pseudo-SRAM 구조로 설계하고, 센싱 특성 개선과 line-read 동작 시 구동력 향상을 위해 bit line을 분할한 cell array 구조를 적용한다. 또한, C-gate를 이용한 저면적의 충돌방지 회로를 사용하여 그래픽 메모리의 line-read/self-refresh 동작과 기존의 write/read 동작 상호간의 충돌을 효과적으로 제어하는 방식을 제안한다. QVGA급 LDI의 그래픽 메모리는 $0.18{\mu}m$ CMOS공정을 이용하여 트랜지스터 레벨로 설계하고 회로 시뮬레이션을 통해 그래픽 메모리의 write, read, line-read, self-refresh 등의 기본 동작을 확인하고, 제안된 충돌방지 블록에 대한 동작을 확인하였다. 개선된 cell array를 통해 bit/bitb line 전압차 ${\Delta}V$는 약 15% 증가하고, bit/bitb line의 charge sharing time $T_{CHGSH}$는 약 30% 감소하여 센싱 특성이 향상되었으며, line-read 동작 시 발생하는 전류는 약 40% 크게 감소되었다.

• 전자공학회논문지
• /
• 제53권12호
• /
• pp.42-49
• /
• 2016

논문은 저면적 비트-직렬 두 최소값 생성기를 제안한다. Min-sum 복호 알고리즘을 적용한 LDPC 복호기에서 두 최소값 생성기가 가장 큰 하드웨어 복잡도를 가지기 때문에, 두 최소값 생성기의 저면적 구현이 매우 중요하다. 하드웨어 면적을 줄이기 위해 비트-직렬 방식의 LDPC 복호기가 제안되었다. 하지만 기존의 비트-직렬 방식의 생성기는 하나의 최소값만 찾을 수 있어 BER 성능이 감소되었다. 제안하는 생성기는 두 최소값을 모두 찾을 수 있어 BER 성능열화를 극복하고 저면적의 LDPC 복호기 구현이 가능하다. 또한 기존의 두 최소값 생성기들과 비교하여 면적-시간 복잡도에서 가장 좋은 성능을 보인다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2005년도 제36회 하계학술대회 논문집 D
• /
• pp.2806-2808
• /
• 2005

The Controller Area Network (CAN) is being widely used for real-time control application and small-scale distributed computer controller systems. When the stuff bits are generated by bit-stuffing mechanism in the CAN network, it causes jitter including variations in response time and delay. In order to eliminate this jitter, stuff bit must be controlled to minimize the response time and reduce the variation of data transmission time. At first, this paper shows that conventional CAN protocol causes the transmission time delay. Secondly, this paper proposes the method to reduce the stuff bits by restriction of available identifier. Finally, data manipulation method can be reduced the number of stuff-bits in the data field. The proposed restriction method of ID and manipulating data field are pretty useful to the real-time control strategy with respect to performance. These procedures are implemented in local controllers of the ISHURO (Inha Semyung Humanoid Robot).

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2005년도 추계종합학술대회
• /
• pp.1241-1246
• /
• 2005

본 장은 100MHz 수준의 고속 신호 샘플링을 위해 글리치 최소화 기법을 적용한 8비트 100MHz CMOS D/A 변환기 (Digital - to - Analog Converter : DAC) 회로를 제안한다. 제안하는 DAC는 0.35um Hynix CMOS 공정을 사용하여 설계 및 레이아웃을 하였으며, 응용되는 시스템의 속도, 해상도 및 면적 등의 사양을 고려하여 전류 모드 구조로 적용되었다. D/A 변환기의 선형 특성은 원래의 Spec. 과 유사하였으며, ${\pm}0.09LSB$ 정도의 DNL과 INL오차가 측정되었다. 제작된 칩 테스트 결과에 대한 오동작의 원인을 분석하였으며, 이를 통하여 칩 테스트를 위한 고려사항 등을 제안하였다.

• 대한전자공학회논문지
• /
• 제18권4호
• /
• pp.34-42
• /
• 1981

PMOS집적기술을 이용하여 512-Bit mask programmable ROM을 설계하고 제작하였다. ROM의 내용은 제작공정에서 gate pattern으로 기억시켰으며 chip의 출력을 512(32×16)개의 점의 행렬로써 오실로스코프에 나타내어 확인하였다. 제작된 chip은 -6V와 - l2V의 범위에서 정상적으로 동작하였다 소모전력과 전달지연시간은 -6V에서 각각 3mW와 13μsec였다. -12V에서는 소모전력이 27mW로 증가하였으며 전달지연시간은 3μsec로 감소하였다. Chip의 출력은 TTL gate의 인력을 직접 구동시킬 수 있었으며 chip select에 의하여 출력을 disable 시켰을 때는 높은 임피던스 상태를 유지하였다.

• 한국정보과학회논문지:정보통신
• /
• 제35권4호
• /
• pp.318-325
• /
• 2008

대부분의 센서네트워크 응용들은 일정기간 동안 센서데이타를 지속적으로 수집 분석한다. 이때 모든 센서가 계속해서 서버로 데이타를 전송하기 때문에 많은 통신비용이 소모된다. 따라서 통신비용 감소를 위한 기술은 배터리를 이용해 동작하는 무선 센서에 기반한 센서네트워크의 수명 연장을 위한 가장 핵심적인 기술이라 할 수 있다. 본 연구에서는 센서데이타를 압축 전송함으로써 통신비용을 감소시키기 위한 동적 비트할당 기법에 기반한 센서데이타 압축 기법을 제안한다. 제안하는 기법은 일정기간 동안 수집한 센서데이타의 분포를 분석해 센서데이타를 비트로 표현할 수 있는 정보를 각 센서에 배포하고, 데이타를 압축해 수집함으로써 통신비용을 효과적으로 줄일 수 있다.

• 한국통신학회논문지
• /
• 제36권9B호
• /
• pp.1092-1097
• /
• 2011

An anti-collision protocol which tries to minimize the collision probability and identification time is the most important factor in all identification technologies. This paper focuses on methods to improve the efficiency of tag's process in identification systems. Our scheme, Binary Slotted Query Tree (BSQT) algorithm, is a memoryless protocol that identifies an object's ID more efficiently by removing the unnecessary prefixes of the traditional Query Tree (QT) algorithm. With enhanced QT algorithm, the reader will broadcast 1 bit and wait the response from the tags but the difference in this scheme is the reader will listen in 2 slots (slot 1 is for 0 bit Tags and slot 2 is for 1 bit Tags). Base on the responses the reader will decide next broadcasted bit. This will help for the reader to remove some unnecessary broadcasted bits which no tags will response. Numerical and simulation results show that the proposed scheme decreases the tag identification time by reducing the overall number of request.