• 전기전자학회논문지
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• 제20권2호
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• pp.167-170
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• 2016

정적 램의 비트라인을 정밀하게 추적하는 감지증폭기의 enable 신호를 만들기 위해 replica bit-line 기술 (RBL)이 사용된다. 하지만, 공정으로 인한 문턱전압의 변화는 replica bit-line 회로에 흐르는 전류를 변화시키고 이는 감지증폭기의 enable 신호 생성 시간 ($T_{SAE}$)을 변화시키며, 결과적으로는 읽기 동작을 불안정하게 한다. 본 논문에서는 conventional replica bit-line delay ($RBL_{conv}$)구조 및 $T_{SAE}$ 변화를 감소시킬 수 있는 개선 구조인 dual replica bit-line delay (DRBD)구조와 multi-stage dual replica bit-line delay(MDRBD)구조를 소개하고, 14nm FinFET 공정, 동작전압 0.6V에서 각 기술들에 대한 읽기 성공률이 $6{\sigma}$를 만족하는 최대 on-cell 개수를 simulation을 통해 찾고 이때 각 구조에 대한 performance와 에너지를 비교했다. 그 결과, $RBL_{conv}$ 대비 DRBD와 MDRBD의 performance는 각각 24.4%와 48.3% 저하되고 에너지 소모는 각각 8%와 32.4% 감소된 것을 관찰하였다.

• 한국콘텐츠학회논문지
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• 제7권2호
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• pp.92-99
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• 2007

본 논문은 기존의 블록 암호 프로세서를 128-bit 구조에서 32-bit구조로 소형화시킨 저 전력 구조를 제안하였다. 본 논문의 목적은 암호 이론 연구가 아닌 실용화 연구로서 실용화 결과를 보이는 것이다. 제안된 구조는 하드웨어 크기를 줄이기 위해 데이터 패스와 확산 함수가 수정되었다. 저전력 암호회로의 예로서 ARIA 알고리즘을 고쳐서 4개의 S-box가 사용되었다. 제안된 32-bit ARIA는 13,893 게이트로 구성되어있으며 기존 128-bit 구조보다 68.25% 더 작다. 설계된 회로는 매그너칩스의 0.35um CMOS 공정을 기반으로 표준 셀 라이브러리를 이용하여 합성되었다. 트랜지스터 레벨에서 전력 시뮬레이션 결과 이 회로의 전력 소모는71MHz에서 기존의 128-bit ARIA구조의 9.7%인 61.46mW으로 나타났다. 이 저전력 블록 암호 회로는 전원이 없는 무선 센서 네트워크 또는 RFID 정보보호에 핵심요소가 될 것이다.

• 한국통신학회논문지
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• 제30권3C호
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• pp.64-68
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• 2005

리드솔로몬 부호화기를 구현하기 위해서 제안된 구조는 널리 알려진 대로 일반적인 구조와 직렬승산기를 쓰는 구조가 있다. 일반적 구조의 부호화기는 구조가 복잡한 대신 처리속도가 빠르고, 반면에 직렬승산기를 쓰는 부호화기는 구조는 단순하지만 처리속도는 그다지 빠르지 않은 것으로 알려져 있다. 이 논문에서는, 이 널리 알려진 사실이 VHDL로 구현할 때는 사실이 아닐 수도 있다는 것을 보인다. 이는, 직렬승산기에 필요한 쌍대기저 변환테이블을 구현하는 데에는 많은 게이트가 필요한 경우가 있기 때문인 것으로 해석된다. 한편 두 가지 구조를 써서 VHDL로 구현한 부호화의 처리속도는 모두 같다.

• 방송공학회논문지
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• 제18권2호
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• pp.297-310
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• 2013

본 연구에서는 디지털 방송 TV, VOD 등 제한된 네트워크 대역폭에서 서비스를 제공하기 위해 비디오 콘텐츠를 부호화하는 과정에서 고정된 비트율을 이용한 화질과 비교하여 주관적 화질을 유지하면서 적절한 비트율을 찾는 방법을 제시한다. 제안하는 예측 구조는 먼저 프레임에서 비트와 연관성이 있는 파라미터를 추출하여 프레임의 복잡도를 계산한 후, 비트가 많이 할당될 것으로 예상되는 프레임을 찾아 후보 프레임으로 추출하며, 추출된 후보 프레임들에 대해 실제 부호화하는 과정으로써 목표 화질을 기준으로 수학적 모델링을 통해 최종적으로 전송될 비트율을 예측하는 구조를 설계하였다. 실험 결과, 고정 비트율에 비해 저복잡도 영상에서 평균 43%의 비트 감소율을 보였으며, 이러한 영상의 비트 감소율이 있음에도 주관적 화질을 유지함을 알 수 있었다. 비디오 콘텐츠별 적절한 비트율을 찾기 위해 기존 구조에서는 다수의 부호화를 통해 결과물들의 주관적 화질 검증을 반복적으로 거치는 반면, 제안하는 구조는 사람이 관여하여 주관적 화질 검증을 반복적으로 수행하지 않아도 되며 일부 프레임만을 부호화하여 비트율 예측이 가능하다. 따라서 전체 프레임 중 평균 4% 프레임을 부호화하여 자동적으로 비트율을 찾을 수 있다.

• 대한전자공학회논문지SD
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• 제41권6호
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• pp.17-24
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• 2004

본 논문에서는 비트라인간의 커플링 캐패시터에 의해서 발생하는 커플링 노이즈를 최소화 한 비트 라인구조를 제시하였다. DRAM의 비트 라인간에는 반드시 커플링 캐패시터가 존재한다. 서브마이크론 공정에서는 비트 라인간의 간격이 줄어듦으로써 비트 라인간의 커플링 캐패시터는 증가하게 되고 이 커플링 캐패시터에 의해서 크로스 토크잡음이 급격히 증가한다. 본 논문에서는 비트라인간의 크로스 토크잡음을 줄이기 위해 인접한 비트 라인에 사용하는 금속배선의 층을 서로 다르게 함으로써 비트라인간의 캐패시터를 줄인 새로운 비트 라인구조를 제안하고 검증한다.

• 대한전자공학회논문지SD
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• 제46권5호
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• pp.9-14
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• 2009

표준 CMOS 공정을 이용한 CMOS 게이트 산화막 안티퓨즈의 새로운 OTP 단위 비트 구조를 제안하였다. 제안된 OTP 단위 비트는 NMOS 게이트 산화막 안티퓨즈를 포함한 3개의 트랜지스터와 인버터 타입 자체 센스 엠프를 포함하고 있다. 그럼에도 불구하고, 레이아웃 면적은 기존 구조와 비슷한 $22{\mu}m^2$이다. 또한, 제안된 OTT 단위 비트는 구조적 특징상 고전압 차단스위치 트랜지스터와 저항과 같은 고전압 차단 요소를 사용하지 않기 때문에, 프로그램 시간은 기존 구조보다 개선된 3.6msec이다. 그리고 제안된 OTP 단위 비트를 포함하는 OTP array는 센스 엠프가 단위 비트마다 집적되어 있기 때문에 기존 OTP array에서 사용된 센스 엠프와 바이어스 생성 회로가 필요 없다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.715-718
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• 1998

본 논문에서는 시분할 구조와 1.5bit 디지털 에러보상을 사용하여 작은 면적을 갖는 저 전압, 저전력 10bit 1㎒ 사이클릭 A/D 변환기를 제안하였다. 제안된 사이클릭 A/D 변환기는 시분할 구조를 사용함으로서 변환속도의 향상과 저 전력 특성을 가질 수 있었으며 1.5bit 디지털 에러 보상을 사용함으로서 10bit의 고해상도와 저 전력 특성을 구현할 수 있었다. 제안된 사이클릭 A/D 변환기는 0.6㎛ CMOS Nwell 공정 parameter로 simulation 하였으며 layout 결과 칩면적은 1.1㎜×0.8㎜ 이며 이는 비슷한 성능을 갖는 다른 A/D 변환기에 비하여 매우 작은 크기이다. 제안된 사이클릭 A/D 변환기는 3V의 전원전압에 1.6㎽의 전력소모를 갖는다. Matlab simulation 결과 INL, DNL은 각각 0.6LSB, 0.7LSB 이하의 값을 보였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2013년도 추계학술발표대회
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• pp.310-313
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• 2013

BitTorrent는 파일 공유를 위하여 가장 널리 사용되고 있는 P2P (Peer to Peer)프로토콜로서, Mesh-Pull 구조를 채용하여 라이브 스트리밍에 대한 연구가 꾸준히 이루어지고 있다. BitTorrent에서는 Peer Wire Protocol을 사용하여 피어들간에 파일조각들을 교환하게 되는데, 이를 위하여 주기적으로 버퍼맵 정보를 HAVE 메시지를 사용하여 브로드캐스트 하는데, 피어의 수가 증가할수록 이로 인한 시그널링 오버헤드가 크게 증가하는 문제를 갖고 있다. 본 논문에서는 이러한 문제를 극복하고 라이브 스트리밍의 성능을 개선하기 위하여 HAVE 메시지를 선택적으로 전송하는 방법을 제안한다. 실험을 통하여, 제안 방식은 기존의 BitTorrent 기반 Mesh-Pull 구조를 채용하는 라이브 스트리밍 방식과 비교하여 HAVE 메시지의 브로드캐스트로 인한 시그널링 오버헤드를 비약적으로 줄일 수 있음을 보였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 봄 학술발표논문집 Vol.30 No.1 (C)
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• pp.581-583
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• 2003

현재 인터넷에서는 사용자의 급격만 증가로 인해 고성능의 라우터를 요구하고 있고 주소부족으로 IPv4에서 IPv6로 변화를 하고 있다. IPv4처럼 IPv6에서도 Address Lookup이 병목이 될 것이며 IPv4와는 달리 IPv6는 128bit의 주소 길이를 가지고 있어 이에 맞는 라우터 구조와 Address Lookup 알고리즘이 필요하다. 본 논문에서는 IPv6주소 128bit 중 외부에서 할당받는 64bit를 3단계로 나누는 계층적 네트워크 구성과 각 단계에 적합한 라우팅 테이블 구조와 Address Lookup 알고리즘에 대해 연구하였고 펜티엄 III 866MHz의 프로세서에서 알고리즘의 검색 시간을 측정해 각 단계에 맞는 라우팅 테이블 구조를 제안하였다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.20-25
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• 2009

본 논문에서는 모바일 환경 기반의 3차원 그래픽 연산을 위한 조명처리 엔진 및 쉐이더 프로세서에 사용 가능한 제곱근과 역제곱근 연산기의 구조를 제안한다. 제안하는 구조는 Taylor 전개식을 기반으로 하여 참조 테이블 및 보정 유닛으로 구성되어 있어 참조 테이블의 크기를 줄였다. 연산 결과는 IEEE-754 표준의 단정도 32 bit 부동소수점 형식과 모바일 환경을 위하여 이를 축소한 24 bit 부동소수점 형식에 대해 OpenGL 1.x ES 에서 요구하는 $10^{-5}$의 정확도를 거의 만족한다. 제안된 구조에 따라 설계된 제곱근 및 역제곱근 연산기는 Verilog-HDL을 사용하여 설계되었으며 파라미터 변경을 통하여 24 bit와 32 bit 연산이 가능하도록 합성이 가능하고 1사이클의 잠복기를 갖는다. 설계된 연산기들의 동작은 FPGA를 이용한 검증시스템을 통하여 검증하였다.