• ETRI Journal
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• 제35권3호
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• pp.480-490
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• 2013

As technology evolves into the deep submicron level, synchronous circuit designs based on a single global clock have incurred problems in such areas as timing closure and power consumption. An asynchronous circuit design methodology is one of the strong candidates to solve such problems. To verify the feasibility and efficiency of a large-scale asynchronous circuit, we design a fully clockless 32-bit processor. We model the processor using an asynchronous HDL and synthesize it using a tool specialized for asynchronous circuits with a top-down design approach. In this paper, two microarchitectures, basic and enhanced, are explored. The results from a pre-layout simulation utilizing 0.13-${\mu}m$ CMOS technology show that the performance and power consumption of the enhanced microarchitecture are respectively improved by 109% and 30% with respect to the basic architecture. Furthermore, the measured power efficiency is about 238 ${\mu}W$/MHz and is comparable to that of a synchronous counterpart.

• 한국산학기술학회논문지
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• 제13권7호
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• pp.3152-3159
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• 2012

본 논문은 비동기식 프로세서를 위한 새로운 명령어 레벨 소비 전력 모델을 제안한다. 최근까지 SoC에 내장되는 프로세서의 소비 전력을 예측하기 위한 다양한 소비 전력 모델들이 제안되었으나, 모두 동기식 프로세서들을 타겟으로 구현되었기 때문에 비동기식 프로세서에 적용할 경우 정확성이 떨어진다. 이러한 문제를 해결하기 위하여 비동기식 회로의 동작 특성을 반영한 새로운 비동기식 프로세서 소비 전력 모델을 제안하였다. 제안된 소비 전력 모델은 비동기식 8051 프로세서, A8051의 소비 전력 특성을 반영하여 구현되었고 게이트 레벨의 합성한 결과를 이용한 소비 전력 예측 결과와 비교하여 성능 평가를 수행하였다. 제안된 소비 전력 모델의 예측 결과는 게이트 레벨의 소비전력 측정 결과와 비교하여 90.7%의 정확도를 보였고, 1,900 배 이상 시뮬레이션 시간을 단축하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.414-416
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• 2000

We investigate potential advantages and problems when a superscalar processor is designed and implemented using asynchronous design methods. Conventional techniques of superscalar processing are applied and data dependent adder is considered as an asynchronous component. Intensive simulations on SPEC INT95 benchmark suites are made for the purpose of performance comparison between a synchronous and an asynchronous superscalar processor, respectively. The simulation results show about 5% speedup with asynchronous design methods in the sense of Issue Rate.

• 한국콘텐츠학회논문지
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• 제12권7호
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• pp.11-20
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• 2012

본 논문은 비동기식 프로세서, A8051의 명령어 레벨 소비 전력 모델을 제안한다. 제안된 소비 전력 모델은 명령어 레벨로 프로세서가 소비하는 전력을 예측하지만, 프로그램이 실행되는 동안 비동기식 파이프라인의 동작 특성을 반영한다. 따라서, 제안된 방법은 프로세서 소비 전력 모델의 복잡도와 시뮬레이션 시간의 증가 없이 비동기식 임베디드 프로세서 소비 전력 모델의 정확도를 효과적으로 향상시켰다. 제안된 소비 전력 모델은 A8051의 소비 전력 특성을 반영하여 구현되었고 게이트 레벨의 합성한 결과를 이용한 소비 전력 예측 결과와 비교하여 성능 평가를 수행하였다. 제안된 소비 전력 모델은 게이트 레벨의 소비 전력예측 결과와 비교하여 94%의 정확도를 보였고, 1,600 배 이상 시뮬레이션 시간을 단축하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
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• pp.451-453
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• 2007

This paper describes the design of an asynchronous implementation of a sensor network processor. The main purpose of this work is the reduction of power consumption in sensor network node processors and the research presented here tries to explore the suitability of asynchronous circuits for this purpose. The Handshake Solutions toolkit is used to implement an asynchronous version of a sensor processor. The design is made compact, trading area and leakage power savings with dynamic power costs, targeting the typical sparse operating characteristics of sensor node processors. It is then compared with a synchronous version of the same processor. Both versions are then compared with existing commercial processors in terms of power consumption.

• 한국콘텐츠학회논문지
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• 제10권6호
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• pp.72-79
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• 2010

본 논문에서는 32bit 비동기 임베디드 프로세서용 쓰기 버퍼 기능을 갖는 데이터 캐시 구조를 제안하고 성능을 검증하였다. 데이터 캐시는 비동기 시스템에서 메인 메모리 장치와 프로세서 사이의 데이터 처리속도 향상을 목적으로 한다. 제안된 데이터 캐시의 메모리 크기는 8KB, 매핑 방식으로는 4 words(16byte)의 라인 크기를 가지며, 사상 기법으로는 4 way set associative, 교체 알고리즘으로는 pusedo LRU방식을 사용하였으며, 쓰기 정책을 위한 dirty 레지스터와 쓰기 버퍼를 적용시켰다. 설계한 데이터 캐시는 $0.13-{\mu}m$ CMOS공정으로 합성하였으며, MI벤치마크 검증 결과 평균 히트율은 94%이고 처리 속도가 46% 향상되었다.

• 정보처리학회논문지A
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• 제8A권4호
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• pp.439-446
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• 2001

현재 대부분의 병렬 알고리즘은 동기 알고리즘으로 올바른 계산을 위해서는 프로세서들의 동기화와 부하균형이 필수적이다. 만일 부하균형이 불가능하거나 이질적 클러스터처럼 각 프로세서의 성능이 다른 경우, 연산은 가장 느린 프로세서의 성능에 의해 결정된다. 비동기 반복법은 이런 문제를 해결하는 하나의 방안으로 각광받고 있으나, 현재까지의 연구는 비교적 구현이 쉬운 공유 메모리 시스템을 사용한 것이었다. 본 논문에서는 분산 메모리 환경에서 초대형 선형 시스템 문제를 풀기 위해, 빠른 프로세서의 유휴 시간을 최대한 줄임으로써 전체적으로 성능을 향상시키는 비동기 병렬 알고리즘을 제안하고 이를 클러스터에 구현하였다.

• 대한전자공학회논문지SD
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• 제44권1호
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• pp.51-58
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• 2007

본 논문은 비동기식 프로세서에서 동작 상황에 따라 파이프라인 구조가 변경 가능하고 명령어 종류에 따라 병렬처리를 지원하는 적응형 파이프라인 구조를 제안하였다. 제안된 구조는 동작이 불필요한 스테이지를 건너뛰는 스테이지 스키핑(stage-skipping)과 다음 스테이지가 비어 있으면 현재 스테이지와 다음 스테이지를 하나로 통합하는 스테이지 통합(stage-combining) 기법을 지원한다. 이 기법들은 명령어 종류에 따라 서로 다른 데이터패스를 사용하는 명령어들을 병렬로 처리하여 머신 사이클을 단축시켜 프로세서의 동작 속도를 증가시킨다. 본 논문에서는 제안된 파이프라인 구조를 적용한 ARM 명령어 호환 프로세서를 설계하였다. 이 프로세서는 VHDL로 설계한 후 $0.35-{\mu}m$ CMOS 표준 셀 라이브러리를 이용하여 합성되었다. SPEC2000 벤치마크를 사용하여 성능을 평가한 결과, 타겟 프로세서는 평균 365 MIPS의 속도로 동작하여 영국 맨체스터 대학에서 개발한 비동기 프로세서인 AMULET3i에 비해 2.3배 높은 성능을 보였다. 제안된 파이프라인 기법과 프로세서 구조는 고속 비동기식 프로세서 설계에 적용 가능하다.

• Journal of applied mathematics & informatics
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• 제7권3호
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• pp.1045-1058
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• 2000

In usual synchronous parallel computing, workload balance is a crucial factor to reduce idle times of some processors that have finished their jobs earlier than others. However, it is difficult to achieve on a heterogeneous workstation clusters where the available computing power of each processor is unpredictable. As a way to overcome such a problem, the idea of asynchronous methods has grown out and is being increasingly used and studied, but there is none for eigenvalue problems yet. In this paper, we suggest a new asynchronous method to solve some singular matrix problems, that can also be used for finding a certain eigenvector of some matrices.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.664-665
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• 2013

본 논문에서는 멀티미디어프로세서 구성의 한가지 방법을 제안하였다. 제안한 멀티미디어프로세서는 각각의 문자, 소리, 비디오를 한 개의 칩안에서 다룰 수 있으며, 멀티미디어의 특징인 인터렉티브의 기능을 갖고 있다. 특히 제안한 멀티미디어프로세서는 소프트웨어 없이도 메모리매상의 어드레싱이 가능하다. 제아난 멀티미디어프로세서는 가상현실에 적용이 가능하다.