• 한국음향학회지
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• 제18권2호
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• pp.53-60
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• 1999

본 논문에서는 CSH(Current Sample-and-Hold)와 CCMP(Current Comparator)로 구성된 1.5-비트 비트 셀을 이용한 새로운 구조의 CMOS IADC(Current-mode Analog-to-Digital Convener)를 제안한다. 전체적인 IADC의 선형성 향상을 위하여 CFT(Clock Feedthrough)가 제거된 9-비트 해상도 CSH를 설계하여 각 비트 셀 전단에 배치하였다. 제안한 IADC를 구성하는 비트 셀은 2개의 래치 CCMP를 사용하기 때문에 디지털 교정 로직이 간소화되고 소비전력이 감소된다. 또한 IADC를 구성하는 모든 블록들의 회로는 MOS 트랜지스터로만 설계되었기 때문에 혼성모드 집적화에 유리하다. 제안한 IADC를 현대 0.8 ㎛ CMOS 파라미터로 HSPICE 시뮬레이션 결과, 20Ms/s에서 100 ㎑의 입력 신호에 대한 SNR은 43 dB로 7-비트의 해상도를 만족하였고 27 ㎽의 소비전력 특성을 나타냈다.

• 전기전자학회논문지
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• 제9권1호
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• pp.65-71
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• 2005

실세계에서 발생하는 물리적인 신호는 센서를 통하여 전기적 신호로 바뀌어 전자회로에 입력된다. 입력된 전기적 신호는 아날로그 형태인데 디지털 신호처리를 위해서 아날로그-디지털 변환기 (ADC Analog-Digital Converter)를 사용하여 디지털 신호로 변환시켜야 한다. 실리콘 마이크로 센서와 결합되어 사용되는 신호처리 회로 및 ADC는 단일칩에 구현되기 용이하도록 저전력 및 소면적으로 설계되어야 한다. 본 논문에서는 실리콘 마이크로센서와 단일칩에 구현하기 적합하도록 실리콘 사용 면적을 대폭 줄인 전하재분배 방식의 ADC를 설계하였다. 설계된 방식은 4 비트 변환을 두 차례 수행하여 8 비트 변환을 하는 방식으로 기존 방식에 비해 커패시터 어레이의 면적을 1/16로 줄였다. 연적을 줄인 대신 변환에 사용된 클럭의 수는 2배 정도 증가되었으나 압력센서의 신호는 고속 변환이 요구되지 않으므로 압력센서에 적합하다고 할 수 있다.

• 제어로봇시스템학회논문지
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• 제12권9호
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• pp.912-917
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• 2006

A strain gauge weight measuring instrumentation system was designed with RF sensor network facilities. In the sensor module system data conversion and a series of signal processing were totally equipped. 16 strain gauges are incoming sensors and each output of the strain gauge was amplified and filtered for proper analog signal processing. Several measuring instrumentation OP amps and general purposed OP amps were used. 12 bits A/D converters converted analog signals to digital bits and a PIC microprocessor controlled the 16 channels of strain gauges. RF RS232 modules were used for wireless communication between the PIC microprocessor and an Ethernet host far a remote sensor monitoring system development.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권2호
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• pp.108-113
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• 2013

This paper describes a low power asynchronous successive approximation register (SAR) type 12b analog-to-digital converter (ADC) for biomedical applications in a 0.35 ${\mu}m$ CMOS technology. The digital-to-analog converter (DAC) uses a capacitive split-arrays consisting of 6-b main array, an attenuation capacitor C and a 5-b sub array for low power consumption and small die area. Moreover, splitting the MSB capacitor into sub-capacitors and an asynchronous SAR reduce power consumption. The measurement results show that the proposed ADC achieved the SNDR of 68.32 dB, the SFDR of 79 dB, and the ENOB (effective number of bits) of 11.05 bits. The measured INL and DNL were 1.9LSB and 1.5LSB, respectively. The power consumption including all the digital circuits is 6.7 ${\mu}W$ at the sampling frequency of 100 KHz under 3.3 V supply voltage and the FoM (figure of merit) is 49 fJ/conversion-step.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 ICEIC The International Conference on Electronics Informations and Communications
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• pp.77-81
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• 2004

In this paper, we propose a analog front-end (AFE) for noncoherent On-Off Keying (OOK) Ultra Wide Band (UWB) system based on power detection. The proposed AFE are designed using 0.18 micron CMOS technology and verified by simulation using SPICE. The proposed AFE consist of Sample-and-Hold block, Analog-to-Digital converter, synchronizer, delayed clock generator and impulse generator. The time resolution of 1ns is obtained with 100MHz system clocks and the synchronized 10-bit digital outputs are delivered to the baseband. The impulse generator produces 1ns width pulse using digital CMOS gates. The simulation results show the feasibility of the proposed UWB AFE systems.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 추계종합학술대회
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• pp.187-191
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• 2007

본 논문은 상위 7비트와 하위3비트의 binary-thermal decoding 방식과 segmented 전류원 구조로서 전력소모, 선형성 및 글리치 에너지등 주요 사양을 고려하여, 3.3V 10비트 CMOS D/A 변환기를 제안한다. 동적 성능을 향상 시키기위해 출력단에 return-to-zero 회로를 사용하였고, segmented 전류원 구조와 최적화 된 binary-thermal decoding 방식으로 D/A변환기가 가질 수 있는 장점은 디코딩 논리회로의 복잡성을 단순화 함으로 칩면적을 줄일 수 있다. 제안된 변환기는 $0.35{\mu}m$ CMOS n-well 표준공정을 이용한다. 설계된 회로의 상승/하강시간, 정착시간, 및 INL/DNL은 각각 1.90/2.0ns, 12.79ns, ${\pm}2.5/{\pm}0.7$ LSB로 나타난다. 또한 설계된 D/A 변환기는 3.3V의 공급전원에서는 250mW의 전력소모가 측정 된다.

• 한국정보통신학회논문지
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• 제12권4호
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• pp.691-698
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• 2008

본 논문은 상위 7-비트와 하위3-비트의 binary-thermal decoding 방식과 segmented 전류원 구조로서 전력소모, 선형성 및 글리치 에너지 등 주요 사양을 고려하여, 3.3V 10비트 CMOS D/A 변환기를 제안한다. 동적 성능을 향상 시키기위해 출력단에 return-to-zero 회로를 사용하였고, segmented 전류원 구조와 최적화 된 binary-thermal decoding 방식으로 D/A 변환기가 가질 수 있는 장점은 디코딩 논리 회로의 복잡성을 단순화함으로 칩면적을 줄일 수 있다. 제안된 변환기는 $0.35{\mu}m$ CMOS n-well 표준공정을 이용한다. 설계된 회로의 상승/하강시간, 정착시간, 및 INL/DNL은 각각 1.90/2.0ns, 12.79ns, ${\pm}2.5/{\pm}0.7\;LSB$로 나타난다. 또한 설계된 D/A 변환기는 3.3V의 공급전원에서는 250mW의 전력소모가 측정된다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 제36회 하계학술대회 논문집 B
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• pp.1540-1542
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• 2005

In SMPS, digital control techniques are adopted widely. But Digital controlled SMPS has poor performance of regulation and transient response than analog controlled SMPS. Delay time of control computing and low frequency of updating duty ratio make digital controlled SMPS poor performance. This paper proposed the optimized control computation to increase not only frequency of updating duty ratio but also switching frequency of SMPS.

• 한국컴퓨터정보학회논문지
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• 제15권4호
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• pp.91-98
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• 2010

통신과 제어 기술의 발전과 인터넷 기능 강화로 이들을 이용해 전통 제조업에서 위험과 생산 비용을 줄이면서 제품의 성능을 향상시키기 위한 동기 인식이 확산되고 있다. 이에 본 논문에서는 첨단 IT 기술을 전통산업인 집진기에 융합한 지능형 원격 집진기 bag 제어 시스템을 이벤트 기반으로 개발하였다. 먼저 집진기의 센서인 차압 측정기의 아날로그 출력 데이터를 디지털로 변환시키는 A/D 변환기를 마이크로 프로세서를 사용하여 제작하였다. 또 이들을 RS-232 통신 방법으로 전력선 통신 모뎀과 연결하는 기술을 개발하였다. 다음은 전력선 통신을 이용하여 집진기 bag 상태 정보를 효율적으로 전송할 수 있도록 n-바이트 메시지 형식을 정의하였다. 그리고 집진기와 집진기 bag을 논리적으로 모델링하기 위해 자료형을 정의하였고, 이를 이용해 집진기와 집진기 bag을 XML과 객체지향 모델링 기법을 이용해 모델링하였다. 뿐만 아니라 집진기 bag의 교체시기를 정확하게 파악하여 집진기 bag의 교체시기를 관리자에게 실시간으로 다양한 시각적인 사용자 인터페이스를 이용해 제시하도록 개발하였다.

• 한국정보통신학회논문지
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• 제9권5호
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• pp.1073-1081
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• 2005

본 논문은 상위 7비트와 하위 3비트의 segmented 전류원 구조로서 최적화 된 binary-thermal decoding 방식을 이용한 3.3v 10비트 CMOS D/A 변환기를 제안한다. segmeted 전류원 구조와 최적화 된 binary-thermal decoding 방식을 D/A 변환기가 지니므로 가질 수 있는 장점은 디코딩 논리회로의 복잡성을 단순화함으로 칩면적을 줄일 수 있다. 제안된 변환기는 0.35um CMOS n-well 표준공정을 이용하여 제작되었으며, 유효 칩면적은 $0.953mm^2$ 이다. 설계된 칩의 상승/하강시간, 정작시간 및 INL/DNL은 각각 1.92/2.1 ns, 12.71 ns, ${\pm}2.3/{\pm}0.58$ LSB로 나타났다. 또한 설계된 D/A 변환기는 3.3V의 공급전원에서는 224mW의 전력소모가 측정되었다.