• 한국정보통신학회논문지
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• 제21권6호
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• pp.1061-1068
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• 2017

RVDT(Rotary Variable Differential Transformer)는 각도 변위를 측정하는 센서로써 출력 신호는 DSBSC-AM(Double SideBand Suppressed Carrier AM) 신호이기 때문에 출력 신호로부터 각도 변위를 알아내기 위하여 DSBSC-AM 복조 과정이 필요하다. 본 논문에서는 DSBSC-AM 신호의 복조기인 코스타스 루프를 수정하여 RVDT 출력 신호로부터 각도 변위를 추출하는 DADC(Digital Angle to DC)를 FPGA(Field Programmable Gate Array)로 구현하였다. 본 논문에서 설계된 DADC는 4선식과 5선식 RVDT에 적용가능하며, 코스타스 루프의 사용으로 기존의 아날로그 신호처리기와는 달리 외부의 소자를 사용하지 않고 RVDT 입력여기신호와 출력신호 사이의 위상 차이를 정확하게 보정할 수 있다. 또한 선형성 향상을 위하여 디지털 신호처리 기법이 적용되어 DADC는 기존의 아날로그 신호처리기의 선형성 오차 0.05%보다 적은 0.035%의 선형성 오차를 보였다. 구현된 DADC의 기능과 성능 테스트는 상용 RVDT 센서와 ADC(Analog to Digital Converter), 아날로그 출력단으로 구성된 통합 실험환경을 구성하여 진행하였다.

• 전자공학회지
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• 제38권1호
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• pp.56-67
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• 2011

As a result of quickly growing data, a digital transmission system is required to deal with the challenge of acquiring signals at a very high sampling rate, Fortunately, the CS (Compressed Sensing or Compressive Sensing) theory, a new concept based on theoretical results of signal reconstruction, can be employed to exploit the sparsity of the received signals. Then, they can be adequately reconstructed from a set of their random projections, leading to dramatic reduction in the sampling rate and in the use of ADC (Analog-to-Digital Converter) resources. The goal of this article is provide an overview of the basic CS theory and to survey some important compressed sensing applications in wireless communications.

• International journal of advanced smart convergence
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• 제8권4호
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• pp.154-160
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• 2019

In this paper, we propose the miniaturization size of wearable Range of Motion(ROM) and a system that can be connected with smart devices in real-time to measure the joint movement range dynamically. Currently, the ROM of the joint is directly measured by a person using a goniometer. Conventional methods are different depending on the measurement method and location of the measurement person, which makes it difficult to measure consistently and may cause errors. Also, it is impossible to measure the ROM of joints in real-life situations. Therefore, the wearable sensor is attached to the joint to be measured to develop a miniaturize size ROM device that can measure the range of motion of the joint in real-time. The sensor measured the resistance value changed according to the movement of the joint using a load cell. Also, the sensed analog values were converted to digital values using an Analog to Digital Converter(ADC). The converted amount can be transmitted wireless to the smart device through the wearable sensor node. As a result, the developed device can be measured more consistently than the measurement using the goniometer, communication with IoT-based smart devices, and wearable enables dynamic observation. The developed wearable sensor node will be able to monitor the dynamic state of rehabilitation patients in real-time and improve the rapid change of treatment method and customized treatment.

• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2022년도 춘계학술대회
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• pp.339-343
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• 2022

본 연구에서는 VDES RF 수신기의 구조를 단순화하는 방법과 이 구조에서 국제 표준을 준수하기 위한 수신기의 이득 제어 방법을 설명하였다. 수신기의 원하는 신호와 원하지 않는 신호의 입력 레벨을 정의하고, 두 신호가 입력되면 수신기 출력에서 ADC의 포화 상태를 확인하였다. 회로 시뮬레이터에 의한 시뮬레이션 결과, 인접 채널 간섭비, 상호 변조, 차단 레벨에 대해 수신기의 출력 전력이 ADC의 SFDR 영역에 있는 것을 만족하였다. 본 연구를 통해 제안된 RF 수신기의 구조가 국제표준에 부합함을 알 수 있었다.

• 한국인터넷방송통신학회논문지
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• 제8권4호
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• pp.53-58
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• 2008

본 논문은 고 해상도 및 저 전력을 가지는 시그마-델타 D/A(Digital-to-Analog) 컨버터를 구현하였다. A/D 컨버터의 출력을 채널당 1비트씩 입력 받아 LJ, RJ, I2S 모드와 비트 모드에 따라서 입력 데이터를 재구성한다. D/A 컨버터는 HBF(Half Band Filter)와 Hold, 5차 CIFB Sigma-Delta 변조기를 통과하여 원래의 아날로그 신호로 복원한다. 면적과 전력, 성능을 고려하여 곱셈 연산 대신 덧셈 연산을 반복 사용하였다. 또한, 비슷한 구조의 HBF 3개를 하나의 블록으로 구성하였고, sinc 필터 대신에 샘플-홀드 블록을 사용하여, 면적을 감소시키는 간략한 D/A 구조를 제안하였다. 블록안의 각 필터들은 매트랩 툴을 이용하여 특성을 평가하였다. 전체 블록은 Top-down 설계 방식을 사용하여, Verilog 언어로 설계하였다. 설계된 블록은 Samsung 0.35um CMOS 표준 셀 라이브러리를 사용해 칩으로 제작되었다. 칩의 면적은 1500 * 1500um 이다.

• 전자공학회논문지
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• 제53권5호
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• pp.152-159
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• 2016

본 논문은 CMOS 자기센서(hall Sensor)의 오프셋 및 1/f 잡음 제거기술 기반 고선형 자기센서 신호처리장치를 제안한다. 제안하는 자기센서는 자계(magnetic Field)를 감지하여 자계의 변화량에 따른 홀 전압(hall Voltage)을 출력하는 홀 플레이트(hall Plate)와 홀 플레이트 출력 신호의 오프셋과 1/f 잡음 제거 및 디지털화를 위한 자기센서 신호처리시스템으로 구성된다. 자기센서 신호처리 시스템은 스피닝 전류 바이어싱(spinning current biasing)을 통해 자기신호로부터 오프셋과 1/f잡음 성분을 분리하고, 초퍼 및 증폭기를 통해 자기신호를 100 kHz 주파수 대역으로 변조한다. 60 kHz 차단주파수를 갖는 고역통과필터(highpass filter)를 사용하여 오프셋 및 1/f 잡음을 제거한뒤 ADC(analog to digital converter)를 통해 자기신호만을 디지털 변조한다. 증폭기 및 고역통과필터 출력은 자기신호 -53.9 dBm @ 100 kHz, 잡음성부은 -101.3 dBm @ 10 kHz이다. 최종적으로 ADC를 통과한 자기센서 출력은 -5.0 dBm @ 100 kHz이고, 오프셋 및 1/f 잡음은 -55.0 dBm @ 10 kHz이다.

• 대한전자공학회논문지SD
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• 제42권11호
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• pp.9-16
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• 2005

이 논문에서는 다중 동작 주파수를 갖는 고성능 저전력 SoC에 사용 가능한 광대역 입출력 주파수를 지원하는 프로그램머블 PLL 기반의 클록킹 회로을 제안하였다. 제안된 클록 시스템은 이중 전하펌프를 이용 locking 시간을 감소시켰고, 광대역 주파영역에서 동작이 가능하도록 하였다. 칩의 저 전력 동작을 위해 동작 대기모드 시에 불필요한 PLL 회로를 지속적으로 동작시키지 않고 relocking 정보를 DAC를 통해 보존하고 불필요한 동작을 억제하였고, 대기모드에서 빠져나온 후 tracking ADC(Analog to Digital Converter)를 이용하여 빠른 relocking이 가능하도록 설계하였다. 또한 프로그램머블하게 출력 주파수를 선택하게 하는 구조를 선택하여 저 전력으로 최적화된 동작 주파수를 지원하기 위한 DFS(Dynamic frequency scaling) 동작이 가능하도록 클록 시스템을 설계하였다. 제안된 PLL 기반의 클록 시스템은 $0.35{\mu}m$ CMOS 공정으로 구현하였으며 2.3V의 공급전압에서 $0.85{\mu}sec\~1.3{\mu}sec$($24\~26$사이클)의 relocking 시간을 가지며, 파워다운 모드 적용 시 PLL의 파워소모는 라킹 모드에 비해 $95\%$이상 절감된다. 또한 제안된 PLL은 프로그래머블 주파수 분주기를 이용하여 다중 IP 시스템에서의 다양한 클록 도메인을 위해 $81MHz\~556MHz$의 넓은 동작 주파수를 갖는다.

• 한국통신학회논문지
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• 제37권6C호
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• pp.462-468
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• 2012

본 논문은 SDR(software-defined radio)기반 무선 통신장비를 위한 디지털 AGC(Automatic Gain Control) 알고리즘에 대한 것이다. 수신신호는 무선 채널 구간에서 발생하는 경로 감쇄 및 수신단 front-end 동작에 의해 시간에 따라 변하는데, 신뢰성 있는 신호 복호를 위해서는 빠르고 정확한 AGC 기술이 적용되어야 한다. 또한, 하나의 수신기에서 다양한 웨이브폼을 수신하는 SDR 통신장비를 위해서는 적응적인 AGC 기술이 필요하다. 본 논문에서 다양한 웨이브폼에 대해 적용하기 위한 2단계로 구성된 적응적 구조를 제안한다. 제안한 적응적 구조는 수신신호 크기에 따라 이득값(gain) 선택 단계를 선택, 변경함으로써 빠르고 안정적인 이득값 조절을 가능하게 한다. 컴퓨터 모의실험을 통하여 제안하는 방식의 수렴속도 및 안정화 정도를 검증하고, 기존 방식과 비교하여 빠른 수렴 속도를 보임을 확인한다.

• Transactions on Electrical and Electronic Materials
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• 제17권6호
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• pp.317-328
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• 2016

Over the past few decades, CMOS current comparators have been used in a wide range of applications, including analogue circuits, MVL (multiple-valued logic) circuits, and various electronic products. A current comparator is generally used in an ADC (analog-to-digital) converter of sensors and similar devices, and several techniques and approaches have been implemented to design the current comparator to improve performance. To this end, this paper presents a bibliographical survey of recently-published research on different current comparator topologies for low-power and high-speed applications. Moreover, several aspects of the CMOS current comparator are discussed regarding the design implementation, parameters, and performance comparison in terms of the power dissipation and operational speed. This review will serve as a comparative study and reference for researchers working on CMOS current comparators in low-power and high-speed applications.

• Journal of the Optical Society of Korea
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• 제19권4호
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• pp.334-339
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• 2015

Terabit-per-second (Tb/s) transmission capacity for the next generation of long-haul communication networks can be achieved using multicarrier optical super-channel technology. In an elastic orthogonal frequency division multiplexing (OFDM) super-channel transmission system, demultiplexing a portion of an entire spectrum in the form of a subband with minimum power is critically required. A major obstacle to achieving this goal is the analog-to-digital converter (ADC), which is power-hungry and extremely expensive. Without a proper ADC that can work with low power, it is unrealistic to design a 100G coherent receiver suitable for a commercially deployable optical network. Discrete Fourier transform (DFT) is often seen as a primary technique for understanding partial demultiplexing, which can be attained either optically or electronically. If fairly comparable performance can be achieved with an all-optical DFT circuit, then a solution independent of data rate and modulation format can be obtained. In this paper, we investigate two distinct OFDM super-channel receiver models, based on electronic and all-optical DFT-technologies, for partial carrier demultiplexing in a multi-Tb/s transmission system. The performance comparison of the receivers is discussed in terms of bit-error-rate (BER) performance.