• 한국콘텐츠학회논문지
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• 제14권2호
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• pp.475-481
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• 2014

이 연구의 목적은 감마선 검출 시스템을 개발하여 평행구멍형 조준기와 바늘구멍 조준기를 이용하여, 각각 소동물용 감마영상 획득과 환경 방사선 검출 영상을 획득하는 것이다. 본 연구에서는 크기가 $50{\times}50mm$ 이며, 6 mm 두께의 CsI(Tl) 섬광체와 $50{\times}50mm$ 크기의 Hamamatsu H8500C 위치민감형 광전자증배관, 저항분배회로, 전치증폭기, 성형증폭기, NIM 모듈 및 아날로그 디지털 변환기로 구성된 감마카메라를 개발하였다. 또한. 바늘구멍 감마카메라와 전하결합소자 카메라를 결합하여 환경모니터링에 적용할 수 있는 장비를 개발하였다. 본 연구 결과는 평행 구멍형 조준기와 바늘구멍 조준기를 이용한 감마카메라를 각각 소동물용 감마영상 획득과 환경방사선 측정에 적용 할 수 있음을 보여주었다. 이 시스템은 소 동물전용 감마카메라와 환경방사선 측정 시스템으로 활용 될 수 있을 것이다.

• 한국음향학회지
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• 제20권4호
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• pp.22-28
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• 2001

본 논문에서는 마이크로폰 어레이를 통해 수신한 화자의 음성신호를 이용하여 추출된 공간정보를 통해 화자의 위치를 실시간으로 추적하는 알고리듬을 개선하고 이를 실시간으로 구현하였다. 기존의 대표적인 화자 위치 추정 알고리듬인 CPSP (Cross Power, Spectrum Phase) 함수는 상호 상관관계 (Cross Correlation)가 정규화 되어있는 형태를 갖는데, CPSP 함수의 최대값 인덱스로부터 화자의 공간정보인 TDOA(Time Difference Of Arrival)를 추출하게 된다. 그러나 CPSP함수를 이용한 공간정보 추정 알고리듬은 실내환경에서 심각하게 일어나는 반향신호에 대해서 취약한 단점을 갖고 있다. 본 논문에서 제안하는 저주파 위상 복원 알고리듬은 주파수 측면에서 반향신호가CPSP함수에 미치는 영향을 분석하여 반향으로 인하여 왜곡된 위상 성분을 복원함으로써 보다 신뢰도 있는 TDOA 추정을 가능하게 한다. 반향신호로 인한 CPSP의 위상은 저주파보다 고주파에서 심하게 왜곡되는데, 각각의 반향신호의 도달 시간을 기하학적 분포를 갖는 확률변수로 모델링하여 이를 수학적으로 증명하였다. 제안한 시스템의 성능분석을 위해 DSP를 이용한 실시간 시스템을 구현하여 기존 CPSP 알고리듬과 제안된 알고리듬을 적용한 시스템을 실제 환경에서 비교 실험을 수행한 결과 제안된 알고리듬을 적용한 시스템에서 약 15샘플 이상 TDOA 추정 오차가 줄어들고 있음을 확인하였다.

• 한국항행학회논문지
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• 제20권6호
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• pp.612-616
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• 2016

감마선이 존재하는 시설물에서는 발생 즉시 이를 발견하여 처리해야 하며 이와 관련하여 무작위적으로 발생하는 신호를 처리하는 소프트웨어적인 방법을 사용하기도 하나 소프트웨어의 메모리 용량과 처리시간이 커지게 된다. 한편 하드웨어적인 방법으로 신호처리할 수 있는 회로가 일반화되어 있으나 발생 신호의 크기가 미약하고 속도가 고속인 경우에는 이에 대응하지 못한다. 하드웨어적으로 효과적으로 신호처리하려면 값이 매우 비싼 부품과 복잡한 회로를 필요로 한다. 따라서 본 연구에서는 크기는 미약하지만 속도가 고속인 감마선 발생신호에 대해서 하드웨어적으로 간단한 피크홀드 회로를 개발하여 피크 시점에서 ADC가 신호값을 직접 읽어냄으로써 감마선 신호의 피크치를 검출하는 회로를 연구, 개발하였다. 이러한 방법으로 하면 복잡한 소프트웨어 신호처리 방법을 사용하지 않고도 고속 발생신호를 효과적으로 포착할 수 있으므로 감마선의 존재가 농후한 방사능 환경에서 이를 사용하기에 적합하다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권2호
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• pp.189-197
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• 2014

This work proposes a 12b 100 MS/s $0.11{\mu}m$ CMOS three-step hybrid pipeline ADC for high-speed communication and mobile display systems requiring high resolution, low power, and small size. The first stage based on time-interleaved dual-channel SAR ADCs properly handles the Nyquist-rate input without a dedicated SHA. An input sampling clock for each SAR ADC is synchronized to a reference clock to minimize a sampling-time mismatch between the channels. Only one residue amplifier is employed and shared in the proposed ADC for the first-stage SAR ADCs as well as the MDAC of back-end pipeline stages. The shared amplifier, in particular, reduces performance degradation caused by offset and gain mismatches between two channels of the SAR ADCs. Two separate reference voltages relieve a reference disturbance due to the different operating frequencies of the front-end SAR ADCs and the back-end pipeline stages. The prototype ADC in a $0.11{\mu}m$ CMOS shows the measured DNL and INL within 0.38 LSB and 1.21 LSB, respectively. The ADC occupies an active die area of $1.34mm^2$ and consumes 25.3 mW with a maximum SNDR and SFDR of 60.2 dB and 69.5 dB, respectively, at 1.1 V and 100 MS/s.

• Journal of Radiation Protection and Research
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• 제41권2호
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• pp.81-86
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• 2016

Background: For positron emission tomography (PET) application, cadmium zinc telluride (CZT) has been investigated by several institutes to replace detectors from a conventional system using photomultipliers or Silicon-photomultipliers (SiPMs). The spatial and energy resolution in using CZT can be superior to current scintillator-based state-of-the-art PET detectors. CZT has been under development for several years at the Korea Atomic Energy Research Institute (KAERI) to provide a high performance gamma ray detection, which needs a single crystallinity, a good uniformity, a high stopping power, and a wide band gap. Materials and Methods: Before applying our own grown CZT detectors in the prototype PET system, we investigated preliminary research with a developed discrete type data acquisition (DAQ) system for coincident events at 128 anode pixels and two common cathodes of two CZT detectors from Redlen. Each detector has a $19.4{\times}19.4{\times}6mm^3$ volume size with a 2.2 mm anode pixel pitch. Discrete amplifiers consist of a preamplifier with a gain of $8mV{\cdot}fC^{-1}$ and noise of 55 equivalent noise charge (ENC), a $CR-RC^4$ shaping amplifier with a $5{\mu}s$ peak time, and an analog-to-digital converter (ADC) driver. The DAQ system has 65 mega-sample per second flash ADC, a self and external trigger, and a USB 3.0 interface. Results and Discussion: Characteristics such as the current-to-voltage curve, energy resolution, and electron mobility life-time products for CZT detectors are investigated. In addition, preliminary results of gamma ray imaging using 511 keV of a $^{22}Na$ gamma ray source were obtained. Conclusion: In this study, the DAQ system with a CZT radiation sensor was successfully developed and a PET image was acquired by two sets of the developed DAQ system.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.70-79
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• 2016

This paper proposes a low-power range-scaled 14b 30 MS/s pipeline-SAR composite ADC for high-performance CIS applications. The SAR ADC is employed in the first stage to alleviate a sampling-time mismatch as observed in the conventional SHA-free architecture. A range-scaling technique processes a wide input range of 3.0VP-P without thick-gate-oxide transistors under a 1.8 V supply voltage. The first- and second-stage MDACs share a single amplifier to reduce power consumption and chip area. Moreover, two separate reference voltage drivers for the first-stage SAR ADC and the remaining pipeline stages reduce a reference voltage disturbance caused by the high-speed switching noise from the SAR ADC. The measured DNL and INL of the prototype ADC in a $0.18{\mu}m$ CMOS are within 0.88 LSB and 3.28 LSB, respectively. The ADC shows a maximum SNDR of 65.4 dB and SFDR of 78.9 dB at 30 MS/s, respectively. The ADC with an active die area of $1.43mm^2$ consumes 20.5 mW at a 1.8 V supply voltage and 30 MS/s, which corresponds to a figure-of-merit (FOM) of 0.45 pJ/conversion-step.

• 대한전자공학회논문지SD
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• 제45권7호
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• pp.44-51
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• 2008

본 논문에서는 비대칭 펄스 폭 변조 파워-앰프를 갖는 스테레오 오디오 디지털-아날로그 변환기를 제안한다. 고 전력 오디오 기기에 주로 사용되던 class-D 증폭기를 헤드폰 응용에 적용하기 위하여, 증폭기가 디지털-아날로그 변환기와 한 칩으로 집적화될 때에 발생되는 채널 간 간섭에 의한 잡음을 분석하고 이 영향을 줄이기 위한 시그마-델타 변조기의 최적화 방안을 제시하였다. 또한, 비대칭 구조의 펄스 폭 변조 방식이 파워-앰프 단에서 발생되는 스위칭 노이즈와 전력 손실을 줄이기 위하여 구현되었다. 제안된 구조들은 0.13-mm CMOS 공정을 통해 설계 제작되었다. 제안된 오디오 디지털-아날로그 변환기는 단일 출력을 가진 파워-앰프를 포함하여 4.4-mW를 소모하면서 다이나믹-레인지 95-dB를 확보하였다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.52-59
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• 2010

본 논문에서는 고해상도 및 고속 카메라용 column-wise Cyclic ADC 기반의 이미지 센서를 제안한다. 제안된 센서는 면적 및 전력 소모를 최소화 하기 위해 내부 블록에 사용되는 operational transconductance amplifier (OTA) 및 capacitor를 공유하는 기법을 사용하였다. 제안된 ADC는 QVGA급 화소의 이미지 센서로 프로토타입 칩을 제작하여 검증되었다. 측정결과, 최대 프레임 레이트는 120 fps 이며, 전력소모는 130 mW 이다. 전원 전압은 3.3 V가 공급되었고, 프로토타입은 $4.8\;mm\;{\times}\;3.5\;mm$의 실리콘 면적을 차지한다.

• 대한전자공학회논문지TC
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• 제49권1호
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• pp.78-84
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• 2012

본 논문에서는 밀리미터파 탐색기에 사용되는 Ka-대역 수신기 모듈 설계 및 제작 기법을 제시하였다. 수신기 모듈은 안테나 연결을 위한 도파관, 순환기(Circulator) 및 모드 변환기, 수신기 보호를 위한 리미터 및 이득 제어 증폭기를 포함한다. 또한 모노 펄스 수신을 위한 합, 고각 및 방위각 채널로 구성되며 재밍 신호 확인을 위한 SLB(Sidelobe Blankin) 채널로 구성된다. 본 논문에서는 ADC(Analog to Digital Converter)의 비선형 특성에 따른 수신기 이득 및 이득 제어 범위를 분석하고, 넓은 수신기 동작 영역을 가지도록 설계되었다. 제작된 Ka-대역 수신기 측정 결과, 주파수 대역은 1 GHz, 잡음 지수는 8.2 dB 이하, 이득은 $56{\pm}2dB$, 동적 영역은 135 dB, 이득 제어 86 dB 이상, 채널간 격리도 35 dB 이상이다.

• 전자공학회논문지
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• 제49권10호
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• pp.148-158
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• 2012

본 논문에서는 센서용 incremental 델타-시그마 아날로그 디지털 변환기를 설계 하였다. 회로는 크게 pre-amplifier, S & H (sample and hold) 회로, MUX와 델타-시그마 모듈레이터, 그리고 데시메이션 필터로 구성 되어 있다. 델타-시그마 모듈레이터는 3차 1-bit 구조이고 $0.18{\mu}m$ CMOS 공정을 사용 하였다. 설계된 회로는 테스트 결과 5 kHz 신호 대역에서 signal-to-noise and distortion ratio (SNDR)는 87.8 dB의 성능을 가지고, differential nonlinearity (DNL)은 ${\pm}0.25$ LSB (16-bit 기준), integral nonlinearity (INL)은 ${\pm}0.2$ LSB 이다. 델타-시그마 모듈레이터 전체 소비 전력은 $941.6{\mu}W$ 이다. 최종 16-bits 출력을 얻기 위하여 리셋을 인가하는 N cycle을 200 으로 결정하였다.