본 논문에서는, 1.8V 6-bit 100MSPS CMOS A/D 변환기를 제안한다. 제안하는 A/D 변환기는 저 전력소모를 위해 폴딩 구조의 A/D 변환기로 구현되었으며, 특히 전압구동 인터폴레이션 기법을 사용하여 전력소모를 최소화하였다. 또한 전체 A/D 변환기의 전력소모 감소를 위해 새로운 폴더 감소회로를 제안하여 기존의 폴딩 A/D 변환기에 비해 폴더 및 프리앰프 수를 절반으로 줄였고, 새로운 프리앰프 평균화 기법을 제안하여 전체 A/D 변환기의 성능을 향상시켰다. 설계된 A/D 변환기는 100MSPS의 변환속도에서 50MHz의 ERBW를 가지며, 이때의 전력소모는 4.38mW로 나타난다. 또한 측정결과 FoM은 0.93pJ/convstep의 우수한 성능 지표를 갖으며, INL 및 DNL은 각각 ${\pm}0.5 LSB$ 이내의 측정결과를 보였다. 제안하는 A/D 변환기는 0.18um CMOS공정으로 제작되었고 유효 칩 면적은 $0.28mm^2$ 이다.
스위치드 커패시터 필터(Switched-capacitor filter)의 유리한 점은 IC화 할 때 능동 RC회로의 RC적(RC Product)에 해다아는 것이 커패시턴스의 비로 되어 정확하게 그 값을 유지하는 것이 쉽고 클럭주파수에 의하여 중심주파수를 선형적으로 변화시킬 수 있다는 것이다. 본 논문에서는 프로그램 가능한 2차 SC필터를 구성한 후 디지털 신호에 의하여 중심주파수, 선택도 및 최대이득이 제어가능함을 실험을 통하여 입증하였다. 실험결과 필터의 ${omega}_0$는 모든 수동소자에 대해 저감도를 유지할 수 있었으나 스위치의 기생용량이 커패시터의 비에 미치는 영향은 피할 수 없었다. SC 필터는 클럭주파수, 저항 어레이등에 의하여 전달특성을 가변시킬 수 있으므로 디지탈 신호의 처리나 음성의 분석 및 합성에도 이용될 수 있을 것이다.
In this study, we have investigated the effects of Cr dopant on the bulk trap levels and grain boundary characteristics of $Bi_2O_3$-based ZnO (ZB) varistor using admittance spectroscopy and dielectric functions (such as $Z^*,\;Y^*,\;M^*,\;{\varepsilon}^*$, and $tan{\delta}$). Admittance spectra show more than two bulk traps of $Zn_i$ and $V_o$ probably in different ionization states in ZnO-$Bi_2O_3-Cr_2O_3$ (ZBCr) system. Three kinds of temperature-dependant activation energies ($E_{bt}'s$) were calculated as 0.11~0.14 eV of attractive coulombic center, 0.16~0.17 eV of $Zn_{\ddot{i}}$, and 0.33 eV of $V_o^{\cdot}$ as dominant bulk defects. The grain boundaries of ZBCr could be electrochemically divided into two types as a sensitive to ambient oxygen i.e. electrically active one and an oxygen-insensitive i.e. electrically inactive one. The grain boundaries were electrically single type under 460 K (equivalent circuit as parallel $R_{gb1}C_{gb1}$) but separated as double one ($R_{gb1}C_{gb1}-R_{gb2}C_{gb2}$) over 480 K. It is revealed that the dielectric functions are very useful tool to separate the overlapped bulk defect levels and to characterize the electrical properties of grain boundaries.
본 논문에서는 $0.13{\mu}m$ CMOS 공정의 이득(Kvco) 제어 지연 단을 이용한 위상동기루프에 사용되는 저 위상잡음 CMOS 링 전압제어발진기를 설계 및 제작한다. 제안하는 지연 단은 출력 단자를 잇는 MOSFET을 이용한 능동저항으로 전압제어발진기의 이득을 감소시킴으로써 위상잡음을 개선한다. 그리고 캐스코드 전류원, 정귀환 래치와 대칭부하 등을 이용한다. 제안한 전압제어 발진기의 위상잡음 측정결과는 1.9GHz가 동작 할 때, 1MHz 오프셋에서 -119dBc/Hz이다. 또한 전압제어발진기의 이득과 전력소모는 각각 440MHz/V와 9mW이다.
최근 낮은 기가비트급 광통신 집적회로의 구현에 sub-micron CMOS 공정이 적용되고 있다. 본 논문에서는 표준 0.35mm CMOS 공정을 이용하여 4채널 3.125Gb/s 차동 전치증폭기 어레이를 구현하였다. 설계한 각 채널의 전치증폭기는 차동구조로 regulated cascode (RGC) 설계 기법을 이용하였고, 액티브 인덕터를 이용한 인덕티브 피킹 기술을 이용하여 대역폭 확장을 하였다 Post-layout 시뮬레이션 결과, 각 채널 당 59.3dBW의 트랜스임피던스 이득, 0.5pF 기생 포토다이오드 캐패시턴스에 대해 2.450Hz의 -3dB 대역폭, 그리고 18.4pA/sqrt(Hz)의 평균 노이즈 전류 스펙트럼 밀도를 보였다. 전치증폭기 어레이의 공급전원은 단일전압 3.3V 이고, 전력소모는 92mw이다. 이는 4채널 RGC 전치증폭기 어레이가 저전력, 초고속 광인터컨넥트 분야에 적합함을 보여준다.
본 논문에서는 고속 통신 시스템 응용을 위한 12b 100 MS/s CMOS D/A 변환기(DAC) 회로를 제안한다. 제안하는 DAC는 전력소모, 면적, 선형성 및 글리치 에너지 등을 고려하여, 상위 8b는 단위 전류셀 매트릭스 (unit current-cell matrix)로 나머지 하위 4b는 이진 전류열 (binary-weighted array)로 구성하였다. 제안하는 DAC는 동적 성능을 향상시키기 위해 새로운 구조의 스위치 구동 회로를 사용하였다. 시제품 DAC회로 레이아웃을 위해서는 캐스코드 전류원을 단위 전류셀 스위치 매트릭스와 분리하였으며, 제안하는 칩은 0.35 um single-poly quad-metal CMOS 공정을 사용하여 제작되었다. 측정된 시제품의 DNL 및 INL은 12b 해상도에서 각각 ±0.75 LSB와 ±1.73 LSB이내의 수준이며, 100 MS/s 동작 주파수와 10 MHz 입력 주파수에서 64 dB의 SFDR을 보여준다. 전력 소모는 3 V의 전원 전압에서 91 mW이며, 칩 전체 크기는 2.2 mm × 2.0 mm 이다.
본 논문에서는 능동 역지향성 배열 안테나용의 마이크로파 공액 위상변위기에 관한 새로운 구조를 제안하였다. 본 논문에서 제안된 공액 위상변위기는 Single-Balanced 혼합기를 응용한 것으로, 일반적인 혼합기와 달리, LO 및 RF 신호의 결합과 임피던스 매칭의 복잡성을 줄이기 위해서 2-포트 구조를 채택하였으며, 병렬 연결된 두 개의 Single-Ended 혼합기에 180도 위상반전 회로를 삽입하여, 공액 위상변위기 설계에서 가장 큰 문제가 되는 IF 출력단의 RF 누설성분을 억제하였다. 동작 주파수는 LO 4 GHz, RF 2.01 GHz, IF 1.99 GHz이다. 제작된 공액 위상변위기는 9 dBm의 LO전력에서 변환손실은 -7 dB, 1-dB 억압점 15 dBm의 특성을 보인다. 공액 위상 변위기의 가장 중요한 파라미터인 RF/IF 격리도는 25 dB에 달한다.
본 논문에서는 랜덤 수 생성 회로를 통해 Relaxation Oscillator의 주파수를 불규칙하게 변환하여 EMI Noise를 최소화하는 방법을 제시한다. 또한, DC-DC Converter에 이 기법이 적용되었을 때의 효과와 이 결과가 RF Receiver system에 미치는 효과를 Noise 측면에서 연구하였다. 제안하는 Relaxation Oscillator 출력 중심주파수는 7.9 MHz이고, 온도보상기법을 적용하여 온도변화에 따라 주파수가 보상되도록 설계하였다. 이 칩은 $0.18{\mu}m$ 공정으로 설계하였고, 칩의 면적은 $220{\mu}m{\times}280{\mu}m$이다. 전류 소모는 공급전압인 1.8 V에서 $500{\mu}A$이다.
본 연구를 통해 개발된 전기부하시험장치는 상용전원이 필요한 피시험장치(변압기, 정류기, 전압조정기, 인버터 등)와 상용전원이 불필요한 독립형 피시험장치(동력발전기, 풍력발전장치, 태양광발전장치, 하이브리드발전 장치, 배터리 등)에 대하여 정격용량시험이나 가변부하시험을 능동적으로 정밀하게 제어하면서도 시험 중에 사용되는 전기에너지를 소비하지 않고 전원변환장치를 통하여 계통선으로 전달하도록 설계되었다. 동기식 pwm 인버터회로를 상용전원과 연결시켜서 시험에 사용되는 전력을 계통선으로 귀환되도록 설계되었으며, 종전의 수동식 전기저항체를 사용한 전기부하시험장치에 비해 93.4% 정도의 전력을 소모하지 않고도 피시험체에 대한 시험이 가능하도록 하였다.
Usage of EDR(Event Data Recorder) report for traffic accident analysis is currently increasing due to government regulation of EDR data release. Nevertheless, a lot of investigators simply adopt by comparing the number of ignition cycles(crash) at event to the number of ignition cycles(download) without an exact judgment whether event data occurred by this accident or not. In the EDR report, besides ignition cycles, there are many factors such as event record type, algorithm active(rear/rollover/side/frontal), time between events, event severity status(rollover/rear/right side/reft side/frontal), belt switch circuit status, driver/passenger pretensioner/air-bag deployment, PDOF(Principal Direction of Force) by ΔV to be able to decide whether or not to adopt. also the event data is considered enough to vehicle damaged state, accident situation at the scene of the accident. and there is described in "all data should be examined in conjunction with other available physical evidence from the vehicle and scene" in the CDR(Crash Data Retrieval) report. Therefore many investigators have to decide whether or not to adopt after they consider sufficiently to above factors when they are the traffic accident analysis and investigate the causes of a accident on the adopted event data. In this paper, we report to traffic accident investigators notable points and analysis methods on the basis of thousands of cases and the results of one's own experiment in NFS(National Forensic Service).
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[게시일 2004년 10월 1일]
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