• JSTS:Journal of Semiconductor Technology and Science
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• 제14권2호
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• pp.189-197
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• 2014

This work proposes a 12b 100 MS/s $0.11{\mu}m$ CMOS three-step hybrid pipeline ADC for high-speed communication and mobile display systems requiring high resolution, low power, and small size. The first stage based on time-interleaved dual-channel SAR ADCs properly handles the Nyquist-rate input without a dedicated SHA. An input sampling clock for each SAR ADC is synchronized to a reference clock to minimize a sampling-time mismatch between the channels. Only one residue amplifier is employed and shared in the proposed ADC for the first-stage SAR ADCs as well as the MDAC of back-end pipeline stages. The shared amplifier, in particular, reduces performance degradation caused by offset and gain mismatches between two channels of the SAR ADCs. Two separate reference voltages relieve a reference disturbance due to the different operating frequencies of the front-end SAR ADCs and the back-end pipeline stages. The prototype ADC in a $0.11{\mu}m$ CMOS shows the measured DNL and INL within 0.38 LSB and 1.21 LSB, respectively. The ADC occupies an active die area of $1.34mm^2$ and consumes 25.3 mW with a maximum SNDR and SFDR of 60.2 dB and 69.5 dB, respectively, at 1.1 V and 100 MS/s.

• 전자공학회논문지SC
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• 제37권6호
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• pp.35-41
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• 2000

본 논문에서는 전형적인 파이프라인 CMOS A/D 변환기(ADC)의 신호 처리 속도와 해상도를 향상시키기 위해 병합 캐패시터 스위칭(merged-capacitor switching MCS)기법을 제안한다. 제안하는 MCS 기법은 기존의 ADC에 사용되는 multiplying digital-to-analog converter(MDAC)의 캐패시터 수를 50%로 줄임으로써, 부하 캐패시터의 감소로 인해 샘플링 속도를 크게 향상시킬 수 있다. 또한, MCS 기법에서 줄어든 캐패시터 수에 해당하는 크기만큼 각 캐패시터 크기를 2배 증가시킬 경우, 전력 소모 및 샘플링 속도의 감소없이 캐패시터 부정합을 최소화하며, 전체 ADC의 해상도 향상이 가능하다. 제안하는 MCS 기법을 적용한 ADC에 기존의 궤환 캐패시터 스위칭(commutated feedback-capacitor switching : CFCS) 기법을 일부 적용할 경우, 12 비트 이상의 더 높은 해상도를 얻을 수 있고, 응용의 다양화를 고려할 수 있다.

• 전력전자학회논문지
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• 제23권6호
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• pp.381-388
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• 2018

A novel and simple algorithm for accurate calculation of RMS voltage is proposed in a digitally controlled grid-tie inverter system. Given that the actual frequency of grid voltage is continuously changing, the constant sampling frequency cannot be a multiple number of the fundamental frequency. Therefore, the RMS of grid voltage contains periodic oscillations due to the differences in the phase angle of sampled data during calculation. The proposed algorithm precisely calculates and updates the initial phase angle of the first sampled voltage in a half-cycle period using phase-locked loop, which is commonly utilized for phase angle detection in grid-tie inverter systems. The accuracy and dynamic performance of the proposed algorithm are compared with those of other algorithms through various simulations and experiments.

• 대한전자공학회논문지TC
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• 제44권10호
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• pp.185-190
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• 2007

무선 단말기용 전력증폭기의 모델링을 위한 최소 샘플링 주파수에 대해 실험 및 시뮬레이션을 통해 연구하였다. 비선형 소자의 모델링은 소자의 비선형성 해석 및 디지털 전치왜곡기 등의 응용분야에서 활용되나, 소자 모델링용 샘플링 주파수에 대한 그동안의 연구 결과에 의하면 최소한 입력신호의 Nyquist 조건이 만족될 경우 주어진 비선형 소자의 모델링이 가능하다고 보고되어 왔다. 하지만 광대역 신호용 소자 모델링의 경우 A/D 변환기 주파수 성능이 충분하지 못하거나 구현이 매우 난해하며, 높은 샘플링 주파수로 인한 전력소모가 무선단말에 적용하기에는 무시하지 못할 수준이다. 따라서 본 연구에서는 단말기용 메모리리스 전력증폭기의 선형화 기술에 사용되기 위한 샘플링 주파수에 있어, 입력 신호의 Nyquist 조건 이하로 샘플링하여 전력증폭기의 모델링에 성공적으로 적용할 수 있는 방법에 대해 제안한다. 이 경우 전체 시스템의 광대역 주파수 응답이 보장되어야하며 이를 위해 광대역 샘플러 및 시간 영역에서의 비선형 모델링이 제안되었다. 시뮬레이션 결과 샘플링 주파수 조건에 상관없이 동일한 AMAM, AMPM 비선형성을 해석할 수 있었으며, 880MHz, 23dBm 무선단말용 전력증폭기에 적용하여 측정한 결과 또한 샘플링 조건의 변화에 대해 모델링 결과는 0.8dB 이내의 변화를 보임을 알 수 있었다. 샘플링 시스템은 크기시호 복원을 위한 포락선 검출기, 복소신호 추출을 위한 위상천이기 및 광대역 샘플러 등으로 구성되었으며, QPSK 신호를 인가하여 전력증폭기의 비선형성 검출에 활용하였다. 이 시스템은 단말용 전치왜곡기에 활용하여 단말 출력 성능 개선에 활용 될 수 있다.

• 전자공학회논문지SC
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• 제39권4호
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• pp.25-35
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• 2002

본 논문에서는 단일 폴리 공정을 기반으로 하여 8b 해상도로 200MHz의 고속 동작을 하기 위해 최적화된 시간 공유 서브레인징 ADC(Analog-to-Digital Converter)를 제안한다. 제안하는 ADC는 높은 정확도를 요구하는 하위 ADC에 이중 채널 구조를 적용하여 높은 샘플링 주파수를 보장하였고, 새로운 기준 전압 인가 방식을 적용하여 기준 전압의 빠른 정착 시간을 얻으면서 동시에 칩 면적을 크게 감소시켰다. 기준 전압을 생성하는 저항열에서는 선형성 및 속도 향상을 위해 기존의 인터메쉬드 구조를 보완한 새로운 저항열을 사용하였다. 8 비트 수준의 정밀도에서 면적 및 전력 소모를 최소화하기 위해 공통 드레인(common- drain) 증폭기 구조를 사용하여 샘플-앤-홀드 증폭기(Sample-and-Hold Amplifier：SHA)를 설계하였으며, 입력단에 스위치와 캐패시터로 구성된 동적 공통 모드 궤환 회로(Dynamic Common Mode Feedback Circuit)를 사용하여 SHA의 동적 동작 범위(dynamic range)를 증가시켰다. 동시에 상위 ADC와 하위 ADC간의 신호 처리를 단순화시키기 위해 상위 ADC에 새로운 인코딩 회로를 제안하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권1호
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• pp.110-119
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• 2017

This paper describes a CMOS image sensor (CIS) with dual correlated double sampling (CDS) and column-parallel analog-to-digital converter (ADC) and its measurement method using a field-programmable gate array (FPGA) integrated module. The CIS is composed of a $320{\times}240$ pixel array with $3.2{\mu}m{\times}3.2{\mu}m$ pixels and column-parallel 10-bit single-slope ADCs. It is fabricated in a $0.11-{\mu}m$ CIS process, and consumes 49.2 mW from 1.5 V and 3.3 V power supplies while operating at 6.25 MHz. The measured dynamic range is 53.72 dB, and the total and column fixed pattern noise in a dark condition are 0.10% and 0.029%. The maximum integral nonlinearity and the differential nonlinearity of the ADC are +1.15 / -1.74 LSB and +0.63 / -0.56 LSB, respectively.

• 전기전자학회논문지
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• 제2권2호
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• pp.309-315
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• 1998

본 논문에서는 광대역 종합 통신망 응용을 위한 8b 52 MHz CMOS 서브레인징 (subranging) A/D 변환기 (analog-to-digital converter : ADC)를 제안한다. 제안된 A/D 변환기는 새로운 방식의 동작 순서 기법을 사용하여 기존의 이중 채널 서브레인징 A/D 변환기 동작에 존재하는 홀딩 시간 (holding time)을 제거함으로써 신호 처리 속도 (throughput rate)를 50 % 향상시켰다. 또한, 하위 비트 A/D 변환기에서의 잔류 전압처리에 인터폴레이션 (interpolation) 기법을 이용하여 A/D 변환기의 비교기에 사용되는 프리앰프의 수를 50 % 수준으로 줄임으로써 면적을 감소시켰다. 시제품 A/D 변환기는 0.8 um n-well double-poly double-metal CMOS 공정으로 제작되었고, 측정 결과, 5 V 전원 전압과 52 MHz 샘플링 주파수에서는 230 mW, 3 V 전원 전압 및 40 MHz 샘플링 주파수에서는 60 mW의 전력을 각각 소모한다.

• 반도체디스플레이기술학회지
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• 제20권3호
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• pp.71-76
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• 2021

Digital decimation filters are used in various digital signal processing systems using ADCs, including digital communication systems and sensor network systems. When the sampling rate of digital data is reduced, aliasing occurs. So, an anti-aliasing filter is necessary to suppress aliasing before down-sampling the data. Since the anti-aliasing filter has to have a sharp transition band between the passband and the stopband, the order of the filter is very high. However, as the order of the filter increases, the complexity and area of the filter increase, and more power is consumed. Therefore, in this paper, we propose two types of decimation filters, focusing on reducing the area of the hardware. In both cases, the complexity of the circuit is reduced by applying the required down-sampling rate in two times instead of at once. In addition, CIC decimation filters without a multiplier are used as the decimation filter of the first stage. The second stage is implemented using a CIC filter and a down sampler with an anti-aliasing filter, respectively. It is designed with Verilog-HDL and its function and implementation are validated using ModelSim and Quartus, respectively.

• 대한전자공학회논문지SD
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• 제45권3호
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• pp.69-76
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• 2008

본 논문에서는 가속도 센서 및 자이로 센서 등과 같이 고해상도 및 작은 면적과 적은 전력 소모를 동시에 요구하는 센서 인터페이스 응용을 위한 12비트 1kS/s 65uA 0.35um CMOS 알고리즈믹 A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 재순환 기법을 이용한 알고리즈믹 구조를 사용하여 샘플링 속도, 해상도, 전력 소모 및 면적을 최적화하였으며, 일반적인 열린 루프 샘플링 기법을 적용한 버전1과 오프셋 및 플리커 잡음을 제거하여 동적 성능을 향상시키기 위해 닫힌 루프 샘플링 기법을 적용한 버전2로 각각 제작되었다. 또한 SHA와 MDAC 회로에는 스위치 기반의 전력 최소화 기법과 바이어스 공유 기법이 적용된 2단 증폭기를 사용하여 면적과 전력 소모를 최소화시켰다. 한편, 저전력, 소면적 구현을 위한 개선된 기준 전류 및 전압 발생기를 온-칩으로 집적하였으며, 시스템 응용에 파라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.35um 2P4M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.78LSB, 2.24LSB의 수준을 보이며, 동적 성능으로는 1kS/s의 동작 속도에서 버전1, 버전2 각각 최대 60dB, 63dB 수준의 SNDR과 70dB, 75dB 수준의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 버전1, 버전2 각각 $0.78mm^2,\;0.81mm^2$ 이며 전력 소모는 2.5V 전원 전압과 1kS/s의 동작 속도에서 각각 0.163mW, 0.176mw이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권1호
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• pp.22-28
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• 2015

This paper proposes column-parallel three step Single Slope Analog-to-Digital Converter (SS-ADC) for high frame rate VGA CMOS Image Sensors (CISs). The proposed three step SS-ADC improves the sampling rate while maintaining the architecture of the conventional SS-ADC for high frame rate CIS. The sampling rate of the three-step ADC is increased by a factor of 39 compared with the conventional SS-ADC. The proposed three-step SS-ADC has a 12-bit resolution and 200 kS/s at 25 MHz clock frequency. The VGA CIS using three step SS-ADC has the maximum frame rate of 200 frames/s. The total power consumption is 76 mW with 3.3 V supply voltage without ramp generator buffer. A prototype chip was fabricated in a $0.13{\mu}m$ CMOS process.