• JSTS:Journal of Semiconductor Technology and Science
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• 제15권6호
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• pp.695-702
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• 2015

A 1-V 1.6-GS/s 5.58-ENOB flash ADC with a high-speed time-domain comparator is proposed. The proposed time-domain comparator, which consumes low power, improves the comparison capability in high-speed operations and results in the removal of preamplifiers from the first-stage of the flash ADC. The time interpolation with two factors, implemented using the proposed time-domain comparator array and SR latch array, reduces the area and power consumption. The proposed flash ADC has been implemented using a 65-nm 1-poly 8-metal CMOS process with a 1-V supply voltage. The measured DNL and INL are 0.28 and 0.41 LSB, respectively. The SNDR is measured to be 35.37 dB at the Nyquist frequency. The FoM and chip area of the flash ADC are 0.38 pJ/c-s and $620{\times}340{\mu}m^2$, respectively.

• 한국항행학회논문지
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• 제3권1호
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• pp.52-59
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• 1999

선형 증폭단, ADC 그리고 디지털 신호 처리기로 이루어진 디지털 광대역 마이크로파 수신기는 시스템의 감도와 동적 범위로 성능 평가를 해석할 수 있다. 시스템의 감도와 동적 범위는 시스템의 이득, 3차 상호변조적과 ADC 특성으로 결정되어지며 선형 증폭단의 설계 방법 또한 중요한 영향을 미친다. 그리고 수신기로 입력되는 두 신호의 주파수가 인접한 경우 디지털 신호 처리기는 두 신호를 분리할 수 있어야 한다. 본 논문에서는 증폭단의 이득을 변화시켜 동적 범위를 측정한 다음, 가장 적절한 감도와 동적 범위를 선택할 수 있는 이득 값을 결정하고, 인접한 두 신호의 분리를 위해 고해상도 스펙트럼 추정법을 사용하였다.

• 센서학회지
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• 제27권1호
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• pp.31-35
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• 2018

This paper describes a low-power, SNDR (signal-to-noise and distortion ration) enhanced SAR (successive approximation register) type 12b ADC (analog-to-digital converter) with noise shaping technique. For low power consumption and small chip size of the DAC (digital-to-analog converter), the top plate sampling technique and the dummy capacitor switching technique are used to implement 12b operation with a 10b capacitor array in DAC. Noise shaping technique is applied to improve the SNDR by reducing the errors from the mismatching of DAC capacitor arrays, the errors caused by attenuation capacitor and the errors from the comparator noise. The proposed SAR ADC is designed with a $0.18{\mu}m$ CMOS process. The simulation results show that the SNDR of the SAR ADC without the noise shaping technique is 71 dB and that of the SAR ADC with the noise shaping technique is 84 dB. We can achieve the 13 dB improvement in SNDR with this noise shaping technique. The power consumption is $73.8{\mu}W$ and the FoM (figure-of-merit) is 5.2fJ/conversion-step.

• 정보처리학회논문지A
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• 제9A권1호
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• pp.93-98
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• 2002

본 논문에서는 하드디스크 드라이브 읽기 채널용 아날로그/디지털 변환기를 설계하였다. 본 회로는 고속 저에러율 비교 동작이 가능한 빠른 regenerative autozero 비교기에 기반을 두고 있고, 아키텍쳐에 Double Speed Dual ADC(DADA) 방식을 사용하여 전체 A/D 변환기의 속도를 효과적으로 향상시켰다. 또한 autozero 구조에 적합한 새로운 타입의 thermometer-to-binary 디코더를 사용하여 글리치를 제거하였고 기존의 구조를 보다 최적화시켰다. 이 ADC는 6-bit, 해상도, msample/s 최대 변환속도로 설계되었으며, 390mW 전력 소모와 한 클럭주기의 latency를 가진다. 설계에 0.65m CMOS 공정을 사용하였다.

• Journal of Korean Neurosurgical Society
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• 제38권1호
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• pp.23-27
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• 2005

Objective : The aim of this study is to assess the significance of an apparent diffusion coefficient[ADC] study for diagnosis of ventriculitis. Methods : Seven patients with ventriculitis were enrolled in this study. Diffusion-weighted[DW] magnetic resonance images[MRI] and ADC maps in the dependent intraventricular collection, periventricular white matter and non-dependent cerebrospinal fluid[CSF] were obtained. The images and ADC data from the different lesions were compared. Results : The DW MRI showed marked hyperintensity in the purulent pus lesion, and the corresponding ADC maps revealed prominent hypointensity and restricted ADC values compared with the non-dependent CSF and normal white matter. Conclusion : The decreased ADC value and increased signal intensity of the dependent intraventricular fluid on the DW MRI show restricted water diffusion in the purulent fluid, which is indicative of a pyogenic ventriculitis diagnosis.

• 전자공학회논문지
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• 제52권9호
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• pp.63-73
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• 2015

본 논문에서는 특별한 보정기법 없이 채널 간 오프셋 부정합 문제를 최소화한 2채널 time-interleaved (T-I) 구조의 10비트 120MS/s 파이프라인 SAR ADC를 제안한다. 제안하는 ADC는 4비트-7비트 기반의 2단 파이프라인 구조 및 2채널 T-I 구조를 동시에 적용하여 전력소모를 최소화하면서 빠른 변환속도를 구현하였다. 채널 간에 비교기 및 잔류전압 증폭기 등 아날로그 회로를 공유함으로써 일반적인 T-I 구조에서 선형성을 제한하는 채널 간 오프셋 부정합 문제를 추가적인 보정기법 없이 최소화할 뿐만 아니라 전력소모 및 면적을 감소시켰다. 고속 동작을 위해 SAR 로직에는 범용 D 플립플롭 대신 TSPC D 플립플롭을 사용하여 SAR 로직에서의 지연시간을 최소화하면서 사용되는 트랜지스터의 수도 절반 수준으로 줄임으로써 전력소모 및 면적을 최소화하였다. 한편 제안하는 ADC는 기준전압 구동회로를 3가지로 분리하여, 4비트 및 7비트 기반의 SAR 동작, 잔류전압 증폭 등 서로 다른 스위칭 동작으로 인해 발생하는 기준전압 간섭 및 채널 간 이득 부정합 문제를 최소화하였다. 시제품 ADC는 고속 SAR 동작을 위한 높은 주파수의 클록을 온-칩 클록 생성회로를 통해 생성하였으며, 외부에서 duty cycle을 조절할 수 있도록 설계하였다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.69LSB, 0.77LSB이며, 120MS/s 동작속도에서 동적 성능은 최대 50.9dB의 SNDR 및 59.7dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.36mm^2$이며, 1.1V 전원전압에서 8.8mW의 전력을 소모한다.

• 대한전자공학회논문지SD
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• 제42권12호
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• pp.53-60
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• 2005

본 논문에서는 저 전력 멀티미디어 응용을 위한 10b 100 MS/s $1.4\;mm^2$ CMOS A/D 변환기(ADC)를 제안한다. 제안하는 ADC는 해상도 및 속도 사양을 만족시키면서, 면적 및 전력 소모를 최소화하기 위해 기존의 다단 구조가 아닌 2단 파이프라인 구조를 사용하였다. 그리고 10 비트 해상도에서 1.2 Vp-p의 단일 및 차동 입력 신호 처리 대역폭을 넓히기 위해 입력 샘플-앤-홀드 증폭기에는 게이트-부트스트래핑 회로를 적용하며, 6 비트 해상도를 필요로 하는 두 번째 단의 flash ADC에는 오픈-루프 오프셋 샘플링 기법을 적용하였다. 또한 커패시터 등 소자 부정합에 의해 해상도에 크게 영향을 줄 수 있는 MDAC의 커패시터에는 3차원 완전 대칭 구조를 갖는 레이아웃 기법을 제안하였다. 기준 전류/전압 발생기는 온-칩으로 집적하여 잡음 에너지를 줄였으며, 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가하도록 설계하였다. 제안하는 10b 시제품 ADC는 0.18 um CMOS 공정으로 제작되었고, 측정된 DNL 및 INL은 각각 0.59 LSB, 0.77 LSB 수준을 보여준다. 또한 100 MS/s의 샘플링 속도에서 SNDR 및 SFDR이 각각 54 dB, 62 dB 수준을 보였으며, 전력 소모는 56 mW이다.

• 대한전자공학회논문지SD
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• 제43권12호
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• pp.55-64
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• 2006

본 설계에서는 무선 랜 등 최첨단 무선 통신 및 고급영상 처리 시스템과 같이 고해상도와 높은 신호처리속도, 저전력 및 소면적을 동시에 요구하는 고성능 집적시스템 응용을 위해 기존의 보정기법을 사용하지 않는 14b 70MS/s 0.13um CMOS A/D 변환기(Analog-to-Digital Converts- ADC)를 제안한다. 제안하는 がU는 중요한 커패시터 열에 인접신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법으로 소자 부정합에 의한 영향을 최소화하였고, 3단 파이프라인 구조로 고해상도와 높은 신호처리속도와 함께 전력 소모 및 면적을 최적화하였다. 입력 단 SHA 회로에는 Nyquist 입력에서도 14비트 이상의 정확도로 신호를 샘플링하기 위해 게이트-부트스트래핑 (gate-bootstrapping) 회로를 적용함과 동시에 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용하여 14비트에 필요한 높은 DC전압 이득을 얻음과 동시에 충분한 위상 여유를 갖도록 하였으며, 최종 단 6b flash ADC에는 6비트 정확도 구현을 위해 2단 오픈-루프 오프셋 샘플링 기법을 적용하였으며, 기준 전류 및 전압 발생기는 온-칩으로 집적하여 잡음을 최소화하면서 필요시 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um CMOS 공정으로 요구되는 2.5V 전원 전압 인가를 위해 최소 채널길이는 0.35um를 사용하여 제작되었으며, 측정된 DNL 및 INL은 14비트 해상도에서 각각 0.65LSB, 1.80LSB의 수준을 보이며, 70MS/s의 샘플링 속도에서 최대 SNDR 및 SFDR은 각각 66dB, 81dB를 보여준다. 시제품 ADC의 칩 면적은 $3.3mm^2$이며 전력 소모는 2.5V 전원 전압에서 235mW이다.

• 대한전자공학회논문지SD
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• 제43권1호
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• pp.65-70
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• 2006

인간의 눈은 넓은 영역의 빛의 밝기를 받아들이기 위해 log 응답 특성을 갖는 반면 이미지 센서는 제한된 dynamic range를 갖는다. 선형 ADC(analog-to-digital converter)를 적용한 일반적인 CMOS 이미지 센서는 이미지의 어두운 부분을 확실하게 나타나게 하기 위하여 이득을 높이며 일부 밝은 부분의 포화 현상을 막을 수는 없다. 감마 보정은 인간의 눈의 반응에 맞추는 본질적인 방법이다. 그러나 디지털 감마 보정은 ADC 해상도와 센서 자체의 dynamic range의 한계 때문에 이미지의 질을 떨어뜨린다. 본 논문은 아날로그 감마 보정을 수행하는 비선형 ADC를 사용한 CMOS 이미지 센서를 제안한다. 제안된 비선형 ADC를 적용한 CMOS 이미지 센서는 $0.35{\mu}m$ CMOS 공정을 이용하였다. 제안된 비선형 ADC CIS를 적용한 아날로그 감마 보정이 기존의 디지털 감마 보정 방법에 비해 질적으로 향상된 이미지를 보였는데 수치적으로 200mV 미만 픽셀 출력으로 이루어진 저조도 이미지에서의 peak-signal-to-noise ratio (PSNR)는 제안된 아날로그 감마 보정이 27.8dB, 디지털 감마 보정이 25.6dB로 측정되어 아날로그 감마 보정이 디지털 감마 보정에 비해 저조도 양자화 잡음을 $28.8\%$ 개선되었음을 확인하였다.

• 전기전자학회논문지
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• 제2권2호
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• pp.278-284
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• 1998

본 논문에서는 HDTV 응용을 위한 10b 저전력 CMOS A/D 변환기 (analog-to-digital converter : ADC) 회로를 제안한다. 제안된 ADC의 전체 구조는 응용되는 시스템의 속도와 해상도 등의 사양을 고려하여 다단 파이프라인 구조가 적용되었다. 본 시스템이 갖는 회로적 특성은 다음과 같이 요약할 수 있다. 첫째, 전원전압의 변화에도 일정한 시스템 성능을 얻을 수 있는 바이어스 회로의 선택적 채널길이 조정기법을 제안한다. 둘째, 고속 2단 증폭기의 전력소모를 줄이기 위하여 증폭기가 사용되지 않는 동안 동작 전류 공급을 줄이는 전력소모 최적화 기법을 사용한다. 넷째, 다단 파이프라인 구조에서 최종단으로 갈수록 정확도 및 잡음 특성 등에서 여유를 얻을 수 있는 점을 고려한 캐패시터 스케일링 기법의 적용으로 면적 및 전력소모를 감소시킨다. 제안된 ADC는 0.8 um double-poly double-metal n-well CMOS 공정 변수를 사용하여 설계 및 제작되었고, 시제품 ADC의 성능 측정 결과는 Differential Nonlinearity (DNL) ${\pm}0.6LSB$, Integral Nonlinearity (INL) ${\pm}2.0LSB$ 수준이며, 전력소모는 3 V 및 40 MHz 동작시에는 119 mW, 5 V 및 50 MHz 동작시에는 320 mW로 측정되었다.