• 전자공학회논문지
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• 제53권9호
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• pp.54-61
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• 2016

본 논문에서는 6 Gbps 고속 double data rate(DDR) 인터페이스를 위한 기준 전압 발생기와 선형 등화기를 포함하는 단일 종단 수신기를 제안한다. 제안하는 단일 종단 수신기는 낮은 전압 레벨의 입력 신호에 대해 전압 이득을 증가시키기 위해 공통 게이트 증폭기를 사용한다. 저주파의 이득을 줄이고 고주파 피킹 이득을 발생시키는 연속 시간 선형 등화기가 공통 게이트 증폭기에서의 구현을 위해 제안된다. 또한, 공통 게이트 증폭기의 오프셋 노이즈를 줄임으로 전압이득을 극대화하기 위해 기준 전압 발생기가 구현된다. 제안하는 기준 전압 발생기는 디지털 평준화 기법에 의해 2.1 mV의 해상도로 제어된다. 제안된 단일 종단 수신기는 공급전압 1.2 V의 65 nm CMOS 공정에서 설계되었으며 6 Gbps의 동작속도에서 15 mW의 전력을 소모한다. 설계된 등화기는 저주파에서의 이득 대비 3 GHz 주파수에서의 피킹 이득을 5 dB 이상 증가시킨다.

• 대한전자공학회논문지SD
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• 제47권3호
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• pp.18-27
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• 2010

본 논문에서는 offset self-calibration 기법을 적용한 7-bit 1GSPS folding-interpolation A/D 변환기를 제안한다. 제안하는 A/D 변환기는 folding rate 2, interpolation rate 8의 1+6 구조로 고속 동작에 적합하게 설계되었다. 또한 offset self-calibration 회로를 설계하여 공정 mismatch, 기생 저항, 기생 캐패시턴스 등에 의한 offset-voltage의 변화를 감소시켜 A/D 변환기의 성능 특성을 향상 시켰다. 제안하는 A/D 변환기는 1.2V 65nm 1-poly 6-metal CMOS 공정을 사용하여 설계 되었으며 유효 칩 면적은 $0.87mm^2$, 1.2V 전원전압에서 약 110mW의 전력소모를 나타내었다. 측정 결과 샘플링 주파수 800MHz, 입력 주파수 250MHz에서 39.1dB의 SNDR 특성을 보여주었으며, offset self-calibration 회로를 사용 하지 않은 A/D 변환기에 비해 SNDR이 약 3 dB 향상되었다.

• 한국전자파학회논문지
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• 제27권9호
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• pp.865-871
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• 2016

본 논문에서는 차량 레이다 사이의 상호 간섭 영향 평가를 위하여 77 GHz 대역 레이다 간섭 신호 발생기를 설계하였다. 개발한 간섭 신호 발생기는 기준신호 발생기와 77 GHz 대역 송신기로 구성된다. 기준신호 발생기는 상용 칩과 보드를 사용하여 2.75 GHz의 톱니파, 삼각파, 임의 주파수 호핑과 같은 다양한 변조 신호를 발생시키며, 77 GHz 송신기는 변조된 기준신호를 28 체배하여 77 GHz 대역의 신호를 발생시킨다. 77 GHz 송신기에 사용한 칩은 65 nm CMOS 공정을 이용해 자체 제작하였으며, 칩 상에 도파관 급전기를 내장하여 혼 안테나를 직접 구동할 수 있다. 송신기의 주파수 대역은 75.6~77 GHz이며, 출력 전력은 7.31~8.06 dBm이다.

• 한국정보통신학회논문지
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• 제21권5호
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• pp.899-905
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• 2017

본 논문은 2.496Gb/s 데이터 레이트를 갖는 mobile industry processor interface (MIPI) M-PHY를 위한 기준 클록이 없는 이중 루프 클록 데이터 복원 회로(CDR : Clock and Data Recovery Circuit)를 제안한다. 제안하는 클록 데이터 복원회로는 적응형 루프 대역폭 조절 기법을 사용하여 적은 타임 지터를 가지면서 빠른 고정 시간을 가질 수 있다. 클록 데이터 복원회로는 주파수 고정 루프와 위상 고정 루프로 이루어진다. 제안하는 2.496Gb/s 기준 클록이 없는 이중 루프 클록 데이터 복원 회로는 1.2V 공급 전압을 갖는 65nm CMOS 공정을 이용하여 설계되었다. 2.496Gb/s pseudo-random binary sequence (PRBS)15 입력에서 시뮬레이션 된 출력 클록의 타임 지터는 $9.26ps_{p-p}$이다. 클록 데이터 복원 회로의 면적과 전력 소모는 각각 $400{\times}470{\mu}m^2$와 6.49mW이다.

• 한국산업정보학회논문지
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• 제21권1호
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• pp.43-50
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• 2016

본 논문에서 PVT 변환에 상관없이 거의 일정한 주파수 특성을 갖는 LC 수동 필터를 구현하기 위해 자동 변환 LC 캘리브레이터를 제안하다. 이를 이용하여 SAW 필터 없는 GPS 수신기 프론트엔드를 65nm CMOS 공정을 이용하여 구현하였다. 또한 자동 변환 LC 캘리브레이터에 필요한 신호를 제공하기 위한 새로운 이중 모드 저 잡음 증폭기의 구조를 제안하였다. 구현된 GPS 수신기 프론트엔드의 특성은 약 42.5 dB 전압 이득, 1.35dB 이하의 잡음 지수, 가장 최악 조건의 1710 MHz 블로커 신호에서 -24 dBm의 블로커 입력 P1dB 특성을 보이며 이 때 1.2 V 전원에 7 mA 전류를 소모한다.

• 한국전자통신학회논문지
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• 제16권3호
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• pp.417-422
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• 2021

본 논문에서는 시간영역 비교기를 응용한 ZQ 보정회로를 제안한다. 제안하는 비교기는 VCO기반으로 설계되었으며 전력소모를 감소시키기 위해 추가적인 클록 발생기를 사용하였다. 제안한 비교기를 사용하여 참조 전압과 PAD 전압을 낮은 1 LSB 전압 단위로 비교하여 추가적인 오프셋 보정과정을 생략할 수 있었다. 제안하는 시간영역 비교기 기반의 ZQ 보정회로는 1.05 V 및 0.5 V 공급전압의 65 nm CMOS공정으로 설계되었다. 제안한 클록 발생기를 통해 단일 시간영역 비교기 대비 37 %의 전력소모가 감소하였으며 제안하는 ZQ 보정 회로를 통해 최대 67.4 %의 mask margin을 증가시켰다.

• 한국전자파학회논문지
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• 제30권4호
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• pp.314-319
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• 2019

본 논문에서는 정확한 고도를 측정하기 위해 송 수신 주파수 차를 이용해 고도를 탐지할 수 있는 W-대역 FMCW(Frequency Modulated Continuous Wave) 레이다 고도계 시스템을 설계 제작하고, 상대 고도를 탐지하여 장애물과 충돌을 방지할 수 있는 고도제어 알고리즘을 제안한다. 이 알고리즘을 탑재한 레이다 고도계를 드론에 장착하여 비행시킨 결과, 입력 고도 대비 최대 약 3 % 오차의 실제 고도 제어를 실험적으로 보였다. W-대역 송 수신기에 사용한 칩은 65 nm CMOS 공정을 이용해 제작하였으며, 칩 상에 도파관 급전기를 내장하여 혼 안테나를 직접 구동하였다. 이 레이다 고도계를 이용하여 흙, 잔디, 그리고 호수 상공에서의 하방 클러터 전력분포를 실측하고, 수분 함량에 따른 표면 측정 특성을 확인하였다.

• 전기전자학회논문지
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• 제22권4호
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• pp.1218-1221
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• 2018

본 논문은 두 배의 rail-to-rail 입력 전압 범위를 갖는 저-전력 0.6-V 10-bit 200-kS/s successive approximation register(SAR) analog-to-digital converter(ADC)를 제안한다. 제안된 near-threshold voltage(NTV)의 전원 전압을 갖는 회로는, 본질적인 입력 신호 전력 부족을 두 배의 rail-to-rail 입력 전압 범위를 구현함으로써 극복하였다. 이 회로는 일반적인 NTV 회로에 비해 4배의 입력 신호 전력을 갖게 되고, 그로써 SAR ADC의 신호 대 잡음비(signal-to-noise ratio, SNR)를 개선했다. 제안된 ADC는 65-nm CMOS 공정을 이용하여 제작되었다. 0.6-V 전원 전압과 $2.4-V_{pp}$(차동쌍)의 입력 전압, 200-kS/s에서 ADC의 SNDR은 59.87 dB이며 전력 소모는 364.5-nW이다. ADC 코어가 차지하는 면적은 $84{\times}100{\mu}m^2$이다.

• 전기전자학회논문지
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• 제23권3호
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• pp.954-961
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• 2019

본 논문에서는 트랜지스터의 문턱전압 보다 낮은 초저전압 환경에서도 안정적으로 동작할 수 있는 8T SRAM에 대해 기술하였다. 제안한 메모리 셀은 대칭적인 8개의 트랜지스터로 구성되며, 셀 내부의 데이터 저장 래치는 열 방향의 보조라인을 통해 제어된다. 읽기동작 시, 데이터 저장노드와 비트라인이 동적으로 분리되어 비트라인으로부터 교란을 받지 않는다. 또한, 노이즈에 민감한 '0'-노드 전압상승이 낮아 dummy-read 안정도가 높다. 아울러, 제안한 셀은 쓰기능력을 높이기 위해 boosting 전압을 사용한다. 상용화된 8T SRAM 셀과 비교했을 때, 제안한 셀의 dummy-read 마진과 쓰기마진이 0.4 V 전원 전압에서 각각 65%, 3.7배 향상된 안정성을 보이며, 공정변화에 따른 안정도의 내성이 더 우수하다. 활용 예시를 위해 산업체에서 제공하는 180 nm CMOS 공정으로 SRAM 회로를 설계하여 그 동작 및 성능을 검증하였다.

• 한국항행학회논문지
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• 제23권2호
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• pp.207-213
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• 2019

최근 IoT 산업에서 보안의 중요성이 증가하고 있으며, IoT (internet of things) 통신 산업에서는 소형의 하드웨어 칩이 필요하다. 이를 위해 본 논문에서는 대표적인 블록 암호 알고리즘인 AES (advanced encryption standard), ARIA (academy, research, institute, agency)와 CLEFIA를 통합한 저면적 암호화 프로세서를 제안한다. 제안하는 암호화 프로세서는 128 비트 기반으로 라운드 키 생성 과정과 암호화 및 복호화 과정을 하나로 공유하였으며, 각각 알고리즘의 구조를 공유 시켜 면적을 축소하였다. 더불어, 경량 IoT 기기를 포함한 대부분의 IoT 기기나 시스템에 적용이 가능하도록 구현하였다. 본 프로세서는 Verilog HDL (hardware description language)로 기술되었고65nm CMOS 공정을 통해 논리 합성하여 11,080개의 논리 게이트로 구현 가능함을 확인하였다. 결과적으로 각 알고리즘 개별 구현 대비 gate 수 총계에서 약42%의 이점을 보인다.