Double Rail-to-Rail NTV SAR ADC

두 배의 Rail-to-Rail 입력 범위를 갖는 NTV SAR ADC

Abstract

This paper presents a low-power 0.6-V 10-bit 200-kS/s double rail-to-rail successive approximation register (SAR) analog-to-digital converter (ADC). The proposed scheme allows input signal with 4 times power which is compared with conventional one by applying proposed rail-to-rail scheme, and that improves signal-to-noise ratio(SNR) of NTV SAR ADCs. The prototype was designed using 65-nm CMOS technology. At a 0.6-V supply and $2.4-V_{pp}$ (differential) and 200-kS/s, the ADC achieves an SNDR of 59.87 dB and consumes 364.5-nW. The ADC core occupies an active area of only $84{\times}100{\mu}m^2$.

본 논문은 두 배의 rail-to-rail 입력 전압 범위를 갖는 저-전력 0.6-V 10-bit 200-kS/s successive approximation register(SAR) analog-to-digital converter(ADC)를 제안한다. 제안된 near-threshold voltage(NTV)의 전원 전압을 갖는 회로는, 본질적인 입력 신호 전력 부족을 두 배의 rail-to-rail 입력 전압 범위를 구현함으로써 극복하였다. 이 회로는 일반적인 NTV 회로에 비해 4배의 입력 신호 전력을 갖게 되고, 그로써 SAR ADC의 신호 대 잡음비(signal-to-noise ratio, SNR)를 개선했다. 제안된 ADC는 65-nm CMOS 공정을 이용하여 제작되었다. 0.6-V 전원 전압과 $2.4-V_{pp}$(차동쌍)의 입력 전압, 200-kS/s에서 ADC의 SNDR은 59.87 dB이며 전력 소모는 364.5-nW이다. ADC 코어가 차지하는 면적은 $84{\times}100{\mu}m^2$이다.

Fig. 1. Overall SAR ADC architecture (a) A conventional SAR ADC architecture (b) The proposed SAR ADC architecture. 그림 1. 전체 SAR ADC의 구조 (a) 기존의 구조 (b) 제안된 구조

Fig. 2. Switching procedure of over supply voltage input (a) A conventional SAR ADC example (b) The proposed SAR ADC example. 그림 2. 전원 전압을 초과하는 입력 전압 스위칭 예시 (a) 기존의 SAR ADC (b) 제안된 SAR ADC

Fig. 3. Sample/Hold swiitch schematic. 그림 3. 샘플/홀드 스위치의 회로도

Fig. 4. Differential-difference comparator schematic. 그림 4. 차이-차동 비교기의 회로도

Fig. 5. ADC layout. 그림 5. 전체 회로의 레이아웃

Fig. 6. Simulated 1,024-point FFT spectrum at 200kS/s. 그림 6. 200kS/s에서의 1,024-포인트 FFT 스펙트럼