• 한국지반공학회논문집
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• 제28권5호
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• pp.109-120
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• 2012

해저 지반조사에서는 시추공 조사가 제한되고, 비교적 간편한 방법으로 결과물을 얻어 낼 수 있는 물리탐사를 주로 사용하고 있으며, 이러한 해저 지반조사의 한계를 극복하기 위해서 가용할 수 있는 다양한 종류의 지반조사 자료를 수집하고 서로 상반되는 장 단점을 상호 보완하여 이용해야 한다. 이에 본 연구에서는 해상기초 설계를 위해 해상에서 수행되는 다수의 탄성파탐사 자료와 기초 설치 지점에 집중되어 측선 주변에서 수행되는 시추조사 자료를 중첩하여 수치화된 2차원 대표 층상단면을 결정하고, 공간보간 기법(kriging)을 통해 3차원 층상정보를 결정할 수 있는 통합 분석 기법을 수립하였다. 또한 2차원 대표 층상단면 결정 시 물리탐사 결과의 공간적 변동성과 측선과 시추조사 지점과의 이격거리를 고려한 중첩방법을 추가로 제안하였다. 최종적으로 통합분석 기법을 제주도 해상풍력 발전 시범지역에 적용하였으며, 제안 기법의 적용성을 교차검증을 통해 검증하였다.

• 한국항행학회논문지
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• 제24권3호
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• pp.184-191
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• 2020

항공용 SIL은 항공전자시스템의 통합 및 검증에 사용되는 통합시험환경이다. 항공용 SIL에는 여러 가지 제약으로 인해 항공기에 탑재되는 장비를 직접 연동할 수 없을 때 장비의 소프트웨어 모델이 필요하다. 지금까지 항공기 개발에 적용한 항공용 SIL의 소프트웨어 모델은 표준화된 방법 없이 일반적인 소프트웨어 개발 방법의 적용으로 재사용이 어려워 소프트웨어 모델 재사용을 위한 프레임워크의 필요성이 제기되었다. 이러한 항공용 SIL 모델의 표준화된 모델링 방법을 위해 DEVS (discrete event system specification) 형식론을 채용하였다. DEVS 형식론은 이벤트 구동(event-driven) 알고리즘이며 이는 기존의 항공용 SIL에 적용되는 절차적이고 반복적인 알고리즘과 어울려 동작하기 힘들다. 이에 본 논문에서는 항공용 SIL 모델의 특징과 기존 방식이 가지는 한계를 보완하고 모델의 재사용성을 극대화할 수 있는 이벤트 기반의 모델링 방법과 실시간 시뮬레이션 방법을 제안한다.

• 마이크로전자및패키징학회지
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• 제23권4호
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• pp.69-77
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• 2016

We propose nano-scale Cu direct bonding technology using ultra-high density Cu nano-pillar (CNP) with for high stacking yield exascale 2.5D/3D integration. We clarified the joining mechanism of nano-scale Cu direct bonding using CNP. Nano-scale Cu pillar easily bond with Cu electrode by re-crystallization of CNP due to the solid phase diffusion and by morphology change of CNP to minimize interfacial energy at relatively lower temperature and pressure compared to conventional micro-scale Cu direct bonding. We confirmed for the first time that 4.3 million electrodes per die are successfully connected in series with the joining yield of 100%. The joining resistance of CNP bundle with $80{\mu}m$ height is around 30 m for each pair of $10{\mu}m$ dia. electrode. Capacitance value of CNP bundle with $3{\mu}m$ length and $80{\mu}m$ height is around 0.6fF. Eye-diagram pattern shows no degradation even at 10Gbps data rate after the lamination of anisotropic conductive film.

• 한국전자통신학회논문지
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• 제8권1호
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• pp.99-104
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• 2013

소형화된 고기능성 휴대용 전자기기의 수요 급증에 따라 기존에 사용되던 수평구조의 2차원 회로의 크기를 줄이는 것은, 전기 배선의 신호지연 증가로 한계에 도달했다. 이러한 문제를 해결하기 위해 회로들을 수직으로 적층한 뒤, 수평구조의 긴 신호배선을 짧은 수직 배선으로 만들어 신호지연을 최소화하는 3차원 집적 회로 적층기술이 새롭게 제안되었다. 본 연구에서는 차세대 반도체 소자의 회로 집적도를 비약적으로 증가시킬 수 있고, 현재 문제점으로 대두 되고 있는 선로의 증가, 소비전력, 소자의 소형화, 다기능 회로 문제를 동시에 해결 할 수 있는 3차원 구조를 갖는 회로소자에 대한 특성을 연구하였다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2006년도 ISMP 2006
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• pp.75-91
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• 2006

• 전자공학회논문지
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• 제54권6호
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• pp.25-29
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• 2017

본 논문에서는 듀로이드와 FR4를 기판으로 하는 재배선층 위에 정전 구동 방식의 RF MEMS 스위치와 승압 DC-DC 컨버터를 결합하는 연구를 진행하였다. 상용 PCB(Printed Circuit Board) 공정으로 듀로이드와 GCPW 전송 선로 조합의 재배선층과 FR4와 CPW 전송 선로 조합의 재배선층을 제작하였다. 상용 PCB 공정 특성에 의하여 전송 선로의 특성 임피던스는 56옴, 59옴 이었으며 이에 대하여 비교 분석하였다. 듀로이드 기판은 유전상수가 작고 두께가 얇으며 GCPW를 적용하였기 때문에 상대적으로 유전상수가 크고 두께가 두꺼우며 CPW 전송 선로를 적용한 FR4 기판보다 6GHz 대역에서 삽입 손실은 약 2.08dB, 반사 손실은 약 3.91dB, 신호 분리도는 약 3.33dB 우수한 것을 확인하였다.

• 마이크로전자및패키징학회지
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• 제19권3호
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• pp.37-41
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• 2012

Cu 본딩을 이용한 웨이퍼 레벨 적층 기술은 고밀도 DRAM 이나 고성능 Logic 소자 적층 또는 이종소자 적층의 핵심 기술로 매우 중요시 되고 있다. Cu 본딩 공정을 최적화하기 위해서는 Cu chemical mechanical polishing(CMP)공정 개발이 필수적이며, 본딩층 평탄화를 위한 중요한 핵심 기술이라 하겠다. 특히 Logic 소자 응용에서는 ultra low-k 유전체와 호환성이 좋은 Ti barrier를 선호하는데, Ti barrier는 전기화학적으로 Cu CMP 슬러리에 영향을 받는 경우가 많다. 본 연구에서는 웨이퍼 레벨 Cu 본딩 기술을 위한 Ti/Cu 배선 구조의 Cu CMP 공정 기술을 연구하였다. 다마싱(damascene) 공정으로 Cu CMP 웨이퍼 시편을 제작하였고, 두 종류의 슬러리를 비교 분석 하였다. Cu 연마율(removal rate)과 슬러리에 대한 $SiO_2$와 Ti barrier의 선택비(selectivity)를 측정하였으며, 라인 폭과 금속 패턴 밀도에 대한 Cu dishing과 oxide erosion을 평가하였다.

• 경영과학
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• 제25권3호
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• pp.13-26
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• 2008

We investigate the effect of government and public sector R&D Investment at IT Industry on the amount of Production, export and nongovernment R&D Investment at IT Industry. We, firstly, examine the stationarity of each variable by the unit root t-test and perform the co-integration test for the pairs of variables. We use YECM(Vector Error Correction Model) according to the results of co-integration test for the examination of Granger-causality between variables. It is found that there exist an Granger-causality between public sector R&D Investment and nongovernment R&D investment and also between public sector R&D Investment and export. Secondly, we analyze the impulse response of government and public sector R&D Investment at IT Industry on the amount of production, export and nongovernment R&D investment at IT Industry based on VECM model. It is found that the response of the amount of production is highest at 3th period and is lowest at 8th period and that of export shows similar pattern.

• International Journal of CAD/CAM
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• 제6권1호
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• pp.3-8
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• 2006

The application of three-dimensional (3-D) CAD has been popularized for design and production and digital manufacturing has been spreading in many industrial fields. By simulation of the production process using 3-D digital models, which are the core of CIM (Computer Integrated Manufacturing) system, the efficiency and safety of production are improved at each stage of work, and optimization of manufacturing can be achieved. This paper firstly describes the concept of "simulation based production" in shipbuilding and also digital manufacturing; the 3-D CAD system is indispensable for effective simulation because ship structure is three dimensionally complex. By simulation, "computer optimized manufacturing" can be possible. The most effective fields of simulation in shipbuilding are in jobs where many parties have to cooperate, while existing two-dimensional drawings are hardly observed the whole structures due to interference between structures or equipment of complex shape. In this paper some examples of the successful application in IHIMU (IHI Marine United Inc.) are shown: assembly of a pipe unit, erection of a complex hull block, carriage of equipment, installation of a propeller, and access in an engine room.

• 전자통신동향분석
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• 제36권3호
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• pp.12-22
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• 2021

Since the technical realization of self-aligned planar complementary metal-oxide-semiconductor field-effect transistors in 1960s, semiconductor manufacturing has aggressively pursued scaling that fruitfully resulted in tremendous advancement in device performances and realization of features sizes smaller than 10 nm. Due to many intrinsic material and technical obstacles, continuing the scaling progress of semiconductor devices has become increasingly arduous. As an effort to circumvent the areal limit, stacking devices in a three-dimensional fashion has been suggested. This approach is commonly called monolithic three-dimensional (M3D) integration. In this work, we examined technical issues that need to be addressed and overcome to fully realize energy efficiency, short latency and cost competency. Full-fledged M3D technologies are expected to contribute to various new fields of artificial intelligence, autonomous gadgets and unknowns, which are to be discovered.