• 한국추진공학회:학술대회논문집
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• 한국추진공학회 1997년도 제9회 학술강연회논문집
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• pp.29-29
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• 1997

각광 받는 구조재료인 섬유강화 복합적층재에 대한 기계적 체결 거동은 본질적인 재료의 이방성에 의해서 파단강도가 파단 모우드와 매우 밀접한 관련을 갖는 것으로 알려져 있다. 따라서, 복합적층판 체결부의 정밀 구조 설계에서는 단순화에 따른 오차를 줄이고 정밀해에 의한 설계 및 해석이 요청된다. 특히, 층간응력 성분을 무시할 수 없는 두께를 갖는 복합적층 판의 기계적 체결부 해석이나 실제 구조물의 체결부에서 발생하는 굽힘이나 비틀림과 같은 하중 상태를 묘사하기 위해서도 정밀한 3차원 응력 해석은 필요하다. 하지만, 지금까지 기계적 체결부의 거동에 관한 연구는 층간응력 성분들을 어느정도 무시할 수 있는 얇은 평판에 대한 2차원 응력해석에 주로 국한되어 왔으며, 일부 수행된 체결부에 대한 3차원 응력 해석의 경우 여러 단점을 갖는 3차원 연속체 요소에 의한 유한요소 해석이 수행되었을 뿐이다.본 연구는 층간응력 성분들을 무시할 수 없는 두께를 갖는 복합적층판의 기계적 체결부 해석에 지금까지 사용되어온 3차원 연속체 요소에 의한 유한요소 방법이 갖는 단점들을 개선한 Layerwise 유한요소법을 이용하여 3차원 응력해석을 수행하였다. 특히, 선형상보성원리에 근거한 최적설계 기법을 응용하여, 기계적 체결시 핀과 적층판의 홀 사이에 발생하는 하중 전달 과정을 모사하고, 접촉력에 의한 홀 주위의 복잡하고 국부적인 응력 집중현상을 규명하여본다.

• 한국전산구조공학회논문집
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• 제14권3호
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• pp.299-308
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• 2001

본 논문은 캔틸레버 복합 적층판의 고유진동에 대하여 3차원으로 해석한 연구를 제시하고 있다. 본 연구에서는 고정단에서의 경계조건을 엄밀히 만족하고 수학적으로 완전한 다항식으고 표현되는 근사 변위와 Ritz 방법을 이용하여 Lagrangian범함수의 정상값을 구하였다. 3차원 모델의 정확도는 무차원 진동수의 수렴연구를 통하여 이루어졌으며, 또한 기존 문헌상의 해석 및 실험 결과와의 비교를 통하여 본 연구 결과의 정확성을 검토하였다. 본 논문에서 제시된 3차원 진동수의 결과를 이용하여 캔틸레버 복합 적층판의 기하학 및 재료 매개변수 즉, 형상비(a/b), 폭두께비(a/h), 재료의 직교 이방성, 플라이 수(NP), 섬유 배향각(θ), 및 적층 순서가 미치는 효과를 설명하였다.

• 동력기계공학회지
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• 제13권4호
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• pp.49-55
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• 2009

복합재 적층판의 자유단 근처에서 나타나는 층간 응력의 집중 현상을 층간면 효과를 고려해 해석하였다. 복합재 적층판 내부의 임의의 위치에서 3차원 평형방정식을 만족시키기 위해 렉니츠키 응력함수를 도입하였으며, 가상일의 원리를 이용하여 지배방정식을 유도하였다. 주어진 응력함수를 이용하여 구한 3차원 응력들은 복합재 적층판의 아래 위 면뿐만 아니라 자유단에서 하중자유조건을 잘 만족한다. 기하학적 불연속성 때문에 복합재 적층판의 자유단에서는 응력의 특이가 발생하지만, 층간면 효과를 고려하게 되면 층간응력의 집중현상을 정확하게 해석할 수 있다. 자유단에서 발생한 층간응력의 크기를 보면, 층간면 효과를 고려할 경우, 응력특이 효과가 많이 줄어드는 것을 관찰할 수 있다. 본 연구에서 주어진 층간면에서의 정확한 응력 해석은 복합재 적층판의 강도설계를 수행하는 초기 설계 툴로 사용할 수 있다.

• 한국구조물진단유지관리공학회 논문집
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• 제11권3호
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• pp.123-131
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• 2007

본 연구에서는 등분포 하중을 받는 섬유 보강 복합재료 관의 좌굴 거동을 분석하였다. 등방성의 원통형 구조물의 경우, 좌굴 형상은 단면만 변형할 뿐 길이방향으로의 단면 형상은 일정한 2차원 좌굴이 발생하나, 섬유 보강 복합재료와 같은 이방성 재료로 구성된 원통형 구조물의 경우에는 길이 방향으로 단면의 형상이 변화하는 3차원 좌굴이 발생하게 된다, 또한 적층 구조물에서는 적층각의 변화에 따라 각 방향에 따른 재료의 강도가 변화하므로, 적층각의 변화는 구조물의 강도를 변화시킨다. 본 연구에서는 원통형 적층 구조물의 2차원 좌굴과 3차원 좌굴의 경계를 조사하고, 적층각 변화에 따른 섬유 보강 복합재료 관의 좌굴 강도를 평가하였다.

• 대한기계학회논문집A
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• 제38권8호
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• pp.881-886
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• 2014

5 축 기반 3 차원 금속 프린팅에서는 파트형상에 overhang/undercut 형상이 존재하여도 tilting과 rotating의 2 축을 이용하여 파트형상의 조형 방향을 자유롭게 바꾸어 지지구조물(support structure) 형상피처의 추가 없이 3-D 적층(3DL: 3-D layering)이 가능하게 된다. 이를 위해서는 overhang/undercut의 형상근처에서 국부적으로 tilting과 rotating 정보에 맞는 조형 층 적층 정보를 제공하는 새로운 전처리기(preprocessor) 기능이 필요하게 된다. 본 논문에서는 overhang/undercut 과 같은 형상들을 자동으로 진단하고 검출하여 3 차원 layering 이 가능할 수 있도록 방사형 기울기 측정법(calculation of radial gradient: CRG)과 은유적 자동 분할 알고리듬(implicit auto-partitioning algorithm: IAP)을 통해 다중 적층 알고리듬(Multi-part Layering Algorithm: MPL)을 구현함을 제시하고 이를 실제 STL 형상파일에 적용하여 제시된 이론을 검증하고자 하였다.

• Korean Chemical Engineering Research
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• 제47권1호
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• pp.1-10
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• 2009

작은 크기의 고기능성 휴대용 전자기기 수요의 급증에 따라 기존에 사용되던 수평구조의 2차원 칩의 크기를 줄이는 것은, 전기 배선의 신호지연 증가로 한계에 도달했다. 이러한 문제를 해결하기 위해 칩들을 수직으로 적층한 뒤, 수평 구조의 긴 신호배선을 짧은 수직 배선으로 만들어 신호지연을 최소화하는 3차원 칩 적층기술이 새롭게 제안되었다. 3차원 칩의 개발을 위해서는 기존에 사용되던 반도체 공정들뿐 아니라 실리콘 관통 전극 기술, 웨이퍼 박화 기술, 웨이퍼 정렬 및 본딩 기술 등의 새로운 공정들이 개발되어야 하며 위 기술들의 표준 공정을 개발하기 위한 노력이 현재 활발히 진행되고 있다. 현재까지 4~8개의 단일칩을 수직으로 적층한 DRAM/NAND 칩, 및 메모리 칩과 CPU 칩을 한꺼번에 적층한 구조의 성공적인 개발 결과가 보고되었다. 본 총설에서는 이러한 3차원 칩 적층의 기본 원리와 구조, 적층에 필요한 중요 기술들에 대한 소개, 개발 현황 및 앞으로 나아갈 방향에 대해 논의하고자 한다.

• 마이크로전자및패키징학회지
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• 제22권2호
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• pp.5-9
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• 2015

3차원 적층 반도체에서의 열관리를 위한 연구 동향에 대해서 살펴보았다. 적층 구조는 평면구조와 달리 단위 패키지당 발열량 증가, 단위 바닥면적당 전력 소비량 증가, 이웃 칩의 영향으로 과열 가능성의 증가, 냉각구조 추가의 어려움, 국부 열원의 발달 등으로 발열 문제가 매우 심각해질 수 있으며, 특히 국부 열원은 적층을 위해 칩 두께가 얇아짐으로 더욱 심화되고 있어 이를 고려한 발열관리가 필요하다. 구리 TSV는 높은 열전도도를 이용하여 열원의 열을 효과적으로 주변으로 배출하는 역할을 하며 범프 및 gap 충진 재료, 적층 순서와 함께 적층 반도체의 열확산에 큰 영향을 미친다. 이는 실험으로나 수치해석으로 확인되고 있으며, 향후 적층 구조의 각 구성 요소들의 열 특성을 반영한 회로 설계가 이루어질 것으로 예상된다.

• 한국정보통신학회논문지
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• 제26권5호
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• pp.682-687
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• 2022

터널링 전계효과 트랜지스터(tunneling field-effect transistor; TFET)로 적층된 3차원 적층형 집적회로(monolithic 3D integrated-circuit; M3DIC)에 대한 연구 결과를 소개한다. TFET는 MOSFET(metal-oxide-semiconductor field-effect transistor)와 달리 소스와 드레인이 비대칭 구조이므로 대칭구조인 MOSFET의 레이아웃과 다르게 설계된다. 비대칭 구조로 인해서 다양한 인버터 구조 및 레이아웃이 가능하고, 그 중에서 최소 금속선 레이어를 가지는 단순한 인버터 구조를 제안한다. 비대칭 구조의 TFET를 순차적으로 적층한 논리 게이트인 NAND 게이트, NOR 게이트 등의 M3DIC의 구조와 레이아웃을 제안된 인버터 구조를 바탕으로 제안한다. 소자와 회로 시뮬레이터를 이용해서 제안된 M3D 논리게이트의 전압전달특성 결과를 조사하고 각 논리 게이트의 동작을 검증한다. M3D 논리 게이트 별 셀 면적은 2차원 평면의 논리게이트에 비해서 약 50% 감소된다.

• 한국전자통신학회논문지
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• 제8권1호
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• pp.99-104
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• 2013

소형화된 고기능성 휴대용 전자기기의 수요 급증에 따라 기존에 사용되던 수평구조의 2차원 회로의 크기를 줄이는 것은, 전기 배선의 신호지연 증가로 한계에 도달했다. 이러한 문제를 해결하기 위해 회로들을 수직으로 적층한 뒤, 수평구조의 긴 신호배선을 짧은 수직 배선으로 만들어 신호지연을 최소화하는 3차원 집적 회로 적층기술이 새롭게 제안되었다. 본 연구에서는 차세대 반도체 소자의 회로 집적도를 비약적으로 증가시킬 수 있고, 현재 문제점으로 대두 되고 있는 선로의 증가, 소비전력, 소자의 소형화, 다기능 회로 문제를 동시에 해결 할 수 있는 3차원 구조를 갖는 회로소자에 대한 특성을 연구하였다.

• 전기전자학회논문지
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• 제28권2호
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• pp.234-238
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• 2024

본 논문은 낮은 구동 전류 특성과 3차원 적층 구조로 확장시킬 수 있는 장점을 가진 3차원 적층형 이중 팁 RRAM을 CNN 가속기 아키텍처에 접목하는 연구를 수행한 논문이다. 3차원 적층형 이중 팁을 적층 형태의 병렬연결로 시냅스 어레이에 사용하여 멀티-레벨을 구현하였다. 이를 Network-on-chip 형태의 가속기 내에 DAC, ADC, 버퍼 및 레지스터, shift & add 회로 등 다양한 하드웨어 블록들과 함께 구성하여 CNN 가속기에 대한 시뮬레이션을 수행하였다. 시냅스 가중치와 활성화 함수의 양자화는 16-bit으로 가정하였다. 해당 가속기 아키텍처를 위한 병렬 파이프라인을 통해 CNN 연산을 시뮬레이션한 결과, 연산효율은 약 370 GOPs/W를 달성하였으며, 양자화에 의한 정확도 열화는 3 % 이내가 되는 결과를 나타냈다.