• 전자공학회지
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• 제36권9호
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• pp.51-60
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• 2009

• Journal of Welding and Joining
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• 제24권2호
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• pp.10-16
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• 2006

본 논문에서는 전자 패키징의 고밀도 실장 프로세스와 관련하여 많은 연구와 개발이 이루어지고 있는 무연 솔더의 양산적용시의 문제점 침 도전성 접착제 및 3차원 패키징 기술과 신뢰성 평가방법 등을 개략적으로 소개하였다. 현재 국제적 규약에 의한 무연 솔더의 사용이 의무화되어 가고, 이에 따라 기존 솔더의 전기적 접속성, 열 도전성, 접합성 등의 특성을 확보하기 위한 새로운 재료 및 공정에 대한 연구 및 개발이 필요한 시점이다. 또한 기존의 접합 방법에서의 고집적화 및 미세 피치의 한계를 넘기 위한 3차원 패키징 기술 등이 시도되고 있다. 따라서 신소재 개발 및 공정 변화에 맞는 새로운 신뢰성 평가 방법의 도출도 필요하다. 아울러 국내 대학 및 관련 연구소에서도 국제 경쟁력을 향상시키고 차세대 첨단 산업 분야의 신기술을 확보하고 이를 선도하기 위한 체계적인 연구 활동이 요구된다.

• 마이크로전자및패키징학회지
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• 제29권4호
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• pp.1-8
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• 2022

TSV 기술을 포함한 고밀도, 고집적 패키징 기술은 IoT, 6G/5G 통신, HPC (high-performance computing)등 여러 분야에서 중요한 기술로 여겨지고 있다. 2차원에서 고집적화를 달성하는 것은 물리적 한계에 도달하게 되었으며, 따라서 3D 패키징 기술을 위하여 다양한 연구들이 진행되고 있다. 본 고에서는 scallop의 형성 원인과 영향, 매끈한 측벽을 만들기 위한 scallop-free 에칭 기술, TSV 표면의 Cu bonding에 대해서 자세히 조사하였다. 이러한 기술들은 고품질 TSV 형성 및 3D 패키징 기술에 영향을 줄 것으로 예상한다.

• 한국전자통신학회논문지
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• 제8권6호
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• pp.923-931
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• 2013

RFID(Radio Frequency Identification)는 버스카드, 출입문 카드, 물류유통, 건축자재 관리 등 일상생활에서 다양하게 사용되는 태그의 일종으로 ID정보를 무선 주파수(RF, Radio Frequency)를 사용하여 인식하는 무선인식장치이다. RFID는 투과성과 인식률, 메모리 크기, 다중태그 인식률, 외부 오염 먼지, 외부 충격 등에 따라 크기와 성능이 달라지고, 이와 같은 요소들을 고려한 RFID 보호를 위한 패키징이 필요하다. 현재 RFID는 건축자재의 효과적인 관리를 위해서도 다양하게 사용되고 있는데, 건축자재에 RFID를 부착하기 위해서는 외부로 부터의 충격에 강건한 건축자재용 RFID 패키징 제작이 요구되고 있다. 본 논문에서는 외부 충격에 강하고, 고장 시 RFID의 교체가 가능하도록 패키징 틀과 본체를 분리하여 설계된 건축자재용 RFID 패키징을 제안한다. 제안된 RFID 패키징을 위한 상세한 설계도를 제시하였으며, 3D 프린터를 사용하여 설계된 패키징을 직접 제작하여 성능 평가를 실시하였다.

• 전자통신동향분석
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• 제25권5호
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• pp.97-105
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• 2010

모바일과 유비쿼터스 센서 네트워크 센서 시대가 도래함에 따라 가볍고, 작고, 얇고, 멀티기능을 구현할 수 있는 부품에 대한 요구가 증대하고 있다. 이에 대한 여러 가지 솔루션 중 MCM의 개념을 수직 방향으로 확장시킨 3D IC가 최근 각광을 받고 있다. 이는 물리적인 한계에 부딪힌 반도체 집적 공정의 한계를 극복하여 지속적으로 무어의 법칙에 맞춰 집적도를 향상시킬 수 있을 뿐만 아니라 소재와 공정이 달라도 3차원적으로 집적이 가능하여 메모리와 프로세서로 대표되는 디지털 칩뿐만 아니라 아날로그/RF, 수동소자, 전력소자, 센서/액추에이터, 바이오칩 등을 하나로 패키징 할 수 있는 장점이 있기 때문이다. 이를 통해 성능 향상, 경박단소, 저비용의 부품 개발이 가능하기 때문에 미국, 유럽, 일본 등 선도국뿐만 아니라 싱가포르, 타이완, 중국 등에서도 활발한 연구가 진행되고 있으며 CMOS 이미지 센서 모듈 생산에 TSV 기술이 이미 적용되고 있다. 본 고에서는 3D IC를 위한 TSV 및 적층 요소 기술을 소개하고 이를 통해 개발된 사례와 표준화 동향에 대하여 소개하고자 한다.

• 마이크로전자및패키징학회지
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• 제19권1호
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• pp.25-32
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• 2012

Package for artificial satellite is to produce mass production for high package with reliability certification as well as develop SDRAM (synchronous dynamic RAM) module which has such as miniaturization, mass storage, and high reliability in space environment. It requires sophisticated technology with chip stacking or package stacking in order to increase up to 4Gbits or more for mass storage with space technology. To make it better, we should secure suitable processes by doing design, manufacture, and debugging. Pin type PCB substrate was then applied to QFP-Pin type 3D memory package fabrication. These results show that the 3D memory package for artificial satellite scheme is a promising candidate for the realization of our own domestic technologies.

• 한국정밀공학회지
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• 제31권10호
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• pp.865-871
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• 2014

Paradigm shift to 3-D chip stacking in electronic packaging has induced a lot of integration challenges due to the reduction in wafer thickness and pitch size. This study presents a hybrid bonding technology by self-alignment effect in order to improve the flip chip bonding accuracy with ultra-thin wafer. Optimization of Cu pillar bump formation and evaluation of various factors on self-alignment effect was performed. As a result, highly-improved bonding accuracy of thin wafer with a $50{\mu}m$ of thickness was achieved without solder bridging or bump misalignment by applying reflow process after thermo-compression bonding process. Reflow process caused the inherently-misaligned micro-bump to be aligned due to the interface tension between Si die and solder bump. Control of solder bump volume with respect to the chip dimension was the critical factor for self-alignment effect. This study indicated that bump design for 3D packaging could be tuned for the improvement of micro-bonding quality.

• 마이크로전자및패키징학회지
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• 제30권1호
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• pp.1-16
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• 2023

전기차용 전력변환모듈의 성능향상 요구와 종래의 Si 전력반도체의 한계 극복을 위해 차세대 전력반도체인 wide-bandgap (WBG) 기반 전력반도체로의 전환이 가속화되고 있다. WBG 전력반도체로의 전환을 위해 전력변환모듈 패키징 소재 역시 높은 고온 내구성을 요구받고 있다. 전력변환모듈 패키징 공정 중 하나인 Ag 소결 다이접합 기술은 종래의 고온용 Pb 솔더링의 대체 기술로 주목받고 있다. 본 논문에서는 Ag 소결 다이접합 기술 관련 최신 연구동향에 대해 소개하고자 한다. 소결 다이접합 공정 조건에 따른 접합부 특성을 비교하고 Ag 소결층의 3차원 이미지 구현에 따른 다공성 Ag 소결 접합부의 물성 측정 방법론에 대해 고찰하였다. 또한 열충격 및 파워사이클 신뢰성 평가 연구동향을 분석하였다.

• 마이크로전자및패키징학회지
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• 제27권3호
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• pp.89-93
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• 2020

반도체 패키지의 경박단소화로 인해 발생하는 복잡한 휨 거동은 내부 응력을 발생시켜 박리나 균열과 같은 다양한 기계적인 결함을 야기한다. 이에 따른 수율 감소를 막기 위해 휨 거동을 정확하게 예측하려는 노력은 다양한 측면에서 그 접근이 이루어지고 있다. 이 중 패키지를 구성하는 주 재료인 실리콘 웨이퍼는 일반적으로 균질한 물질로 취급되어 열에 의한 휨 거동은 전혀 없는 것으로 묘사된다. 그러나 실리콘을 얇게 가공하기 위해서 진행되는 그라인딩과 폴리싱에 의해 상온에서 휨이 발생한다는 사실이 보고되어 있고, 이는 표면에 형성되는 damage layer가 두께 방향으로 불균질함을 발생시키는 것으로부터 기인한다. 이에 본 논문에서는 반도체 패키징 공정 중 최고온 공정 과정인 solder reflow 온도에서 단면 연마된 웨이퍼가 나타내는 휨 거동을 측정하고, 이러한 휨 량이 나타나는 원인을 연마된 면과 그렇지 않은 면의 열팽창계수를 측정함으로써 밝혀내었다. 측정에는 미세 변형률과 형상이 모두 측정 가능한 3차원 디지털 이미지 상관법(Digital Image Correlation; DIC)을 이용하였다.

• 전자공학회논문지SC
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• 제45권4호
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• pp.29-34
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• 2008

일반적으로 종래의 3 차원 홀 센서는 일반적으로 $B_z$에 대한 감도가 $B_x,\;B_y$에 대한 감도의 약 1/10정도에 그친다. 따라서 본 연구에서는 새로운 구조를 갖는 3 차원 홀 센서를 제안하였다. 이방성 식각을 이용하여 트랜치를 형성함으로써 감도를 약 6배 증가시켰다. 또한 자속을 집속시키기 위하여 웨이퍼 후면에 강자성체 박막을 증착시킴으로써 $B_z$에 대한 감도를 $B_x,\;B_y$에 대한 감도의 약 80%정도로 증가시켰다. 제작된 센서의 감도는 각각 361V/A T, 335V/A T, 그리고 286V/A T로 측정되었다. 센서는 $360^{\circ}$ 회전체에 대해 사인파의 출력을 가졌다. 패키징 된 센서의 감응부의 면적은 $1.2{\times}1.2mm^2$이었다. 센서의 선형성은 오차가 ${\pm}3%$로 우수하였다. 제작된 센서의 분해능은 약 $1{\times}10^{-5}T$였다.