• Journal of information and communication convergence engineering
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• 제20권2호
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• pp.137-142
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• 2022

Monolithic three-dimensional (M3D) logics such as M3D-NAND, M3D-NOR, M3D-buffer, M3D 2×1 multiplexer, and M3D D flip-flop, consisting of modularized M3D inverters (M3D-INVs), have been proposed. In the previous M3D logic, each M3D logic had to be designed separately for a standard cell library. The proposed M3D logic is designed by placing modularized M3D-INVs and connecting interconnects such as metal lines or monolithic inter-tier-vias between M3D-INVs. The electrical characteristics of the previous and proposed M3D logics were simulated using the technology computer-aided design and Simulation Program with Integrated Circuit Emphasis with the extracted parameters of the previously developed LETI-UTSOI MOSFET model for n- and p-type MOSFETs and the extracted external capacitances. The area, propagation delay, falling/rising times, and dynamic power consumption of the proposed M3D logic are lower than those of previous versions. Despite the larger space and lower performance of the proposed M3D logic in comparison to the previous versions, it can be easily designed with a single modularized M3D-INV and without having to design all layouts of the logic gates separately.

• 대한전자공학회논문지SD
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• 제42권7호
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• pp.1-4
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• 2005

본 논문에서는 병렬식 광 인터컨넥트 응용을 위한 멀티채널 광수신기 어레이를 구현한다. 0.8$\mu$m Si/SiGe HBT 공정을 이용하여 설계한 수신기 어레이는 4채널의 전치증폭기 (transimpedance amplifier 혹은 TIA)와 PIN 광다이오드를 포함하는데, TIA는 일반적인 에미터 접지 (common-emitter 혹은 CE) 입력단을 취한다. 측정결과로서, CE TIA 어레이는 3.9GHz 주파수 대역폭과 62dB$\Omega$ 트랜스 임피던스 이득, 7.SpA/sqrt(Hz) 평균 노이즈 전류 스펙트럼 밀도 및 -2SdB 채널 간 crosstalk 성능을 가지며, 4채널 전체 모듈이 40mW 전력소모를 보인다.

• 마이크로전자및패키징학회지
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• 제21권2호
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• pp.23-29
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• 2014

Less power consumption, lower cost, smaller size and more functionality are the increasing demands for consumer electronic devices. The three dimensional(3-D) TSV packaging technology is the potential solution to meet this requirement because it can supply short vertical interconnects and high input/output(I/O) counts. Cu(Copper) has usually been chosen to fill the TSV because of its high conductivity, low cost and good compatibility with the multilayer interconnects process. However, the CTE mismatch and Cu ion drift under thermal stress can raise reliability issues. This study discribe the thermal stress reliability trend for successful implementation of 3-D packaging.

• 전자공학회논문지SC
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• 제47권2호
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• pp.35-42
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• 2010

본 논문은 A/D 변환기(Analog-to-Digital Converter) 회로에서 신호선의 터미네이션 조건이 crosstalk에 의해 왜곡되기 쉬운 특성을 가지며 동작 주파수가 높아짐에 따라 이에 대한 주의가 더욱 요구된다. 그중에서도 아날로그 신호인 입력 신호와 레퍼런스 전압 신호는 crosstalk에 의해 왜곡되기 쉬운 아날로그 신호이면서, A/D 변환 전체의 동작 성능을 좌우하는 신호들이다. 이 두 신호들은 각각의 회로 구성에 따라 독특한 터미네이션 조건을 가지므로 본 논문에서는 주파수 영역에서 임피던스 불일치 조건을 고려한 crosstalk를 모델링하고 해당 터미네이션 조건이 crosstalk에 미치는 영향을 확인한다. 먼저, A/D 변환기 회로에서 두 신호의 회로 구성을 파악한 후 near-end와 far-end에서 임피던스 불일치를 고려한 crosstalk 모델을 유도한다. 유도한 crosstalk 모델을 이용하여 입력 신호의 near-end와 터미네이션 임피던스 불일치와 레퍼런스 전압 신호의 far-end 커패시턴스 터미네이션이 crosstalk에 미치는 영향을 예측하고, 실험을 통해 예측 결과를 확인한다. 신호선으로는 가장 널리 사용되는 microstrip 구조를 사용하였으며 skin effect에 의한 손실 증가를 반영하였다.

• 전자공학회논문지D
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• 제36D권12호
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• pp.37-42
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• 1999

본 논문에서는 차세대 집적회로의 핵심공정으로 부각되고 있는 CMP를 이용한 Cu Damascene 공정을 연구하였다. E-beam lithography, $SiO_2$ CVD 및 RIE, Ti/Cu CVD등의 제반 단위 공정을 연구하였으며, 연구된 단위공정으로 2창의 Cu금속 배선을 제작하였다. CMP 단위공정 연구결과, hend 압력 4 PSI, table 및 head 속도 25rpm, 진동폭 10mm, 슬러리 공급량 40ml/min에서 연마율 4,635 ${\AA}$/min, Cu:$SiO_2$의 선택율 150:1, 평탄도 4.0%를 얻었다. E-beam 및 $SiO_2$ vialine 공정연구결과, 100 ${\mu}C/cm^2$ 도즈와 6분 30초의 현상 및 1분 10초의 에칭시간으로 약 0.18 ${\mu}m\;SiO_2$ via-line을 형성하였다. 연구된 단위공정으로 sub-0.2 ${\mu}$의 Cu 금속라인을 제작하였으며, Cu void 및 Cu의 peeling으로 인한 다층공정시의 문제점과 재현성 향상 방법에 대해 논의하였다.

• 전자공학회논문지D
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• 제35D권10호
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• pp.67-75
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• 1998

본 논문에서는 MCM 배선의 특성 임피던스를 제어하는 마이크로스트립의 기하학적 변수에 대해 조사하였고, 50MHz 주파수와 비교하여 500 MHz 주파수에서 전송감쇠, 전송지연, 누화 등을 계산하여 배선의 실제적인 요구조건으로 MCM-L과 MCM-D 배선의 임계길이를 평가하였다. 특성 임피던스 50 을 갖는 MCM-L 과 MCM-D 배선의 실례를 통해, 마이크로스트립의 특성 임피던스를 제어하는데 가장 중요한 변수는 유전체의 두께와 배선의 폭임을 알 수 있었다. 특히, 배선밀도가 높은 MCM-D의 유전체 두께는 적어도 2 m 이내에서 제어되어야 한다. 500 MHz 주파수에서 MCM 배선의 전송감쇠는 문제가 되지 않으나 전송지연은 심각하여 배선과 부하와의 임피던스 정합이 필수적임을 알 수 있었다. MCM-D 배선은 인접배선이 오동작할 만큼 누하가 발생하지 않는데 비하여 MCM-L 배선은 심한 누하로 MCM 기판으로 사용이 불가능할 것으로 판단되었다. 마지막으로, 500 MHz의 고속 MCM 기판 설계에서는 전송선 거동에 대한 연구가 필요한 것을 알 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제2권1호
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• pp.1-6
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• 2002

A new closed-form expressions to calculate frequency-dependent distributed inductance and the associated distributed series resistance of single interconnect on a lossy silicon substrate (CMOS technology) are presented. The proposed analytic model for series impedance is based on a self-consistent field method and the vector magnetic potential equation. It is shown that the calculated frequency-dependent distributed inductance and the associated resistance are in good agreement with the results obtained from rigorous full wave solutions and CAD-oriented equivalent-circuit modeling approach.

• 한국전자파학회지:전자파기술
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• 제24권2호
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• pp.35-50
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• 2013

This paper discusses effects of mesh planes on signal integrity in high-speed glass ceramic packages. One of serious signal integrity issues in high-speed glass ceramic packages is high far-end (FE) noise coupling between signal interconnects. Based on signal integrity analysis, a methodology is presented for reducing far-end noise coupling between signal interconnects in high-speed glass ceramic modules. This methodology employing power/ground mesh planes with alternating spacing and a via-connected coplanar-type shield (VCS) structure is suggested to minimize far-end noise coupling between signal lines in high-speed glass ceramic packages. Optimized interconnect structure based on this methodology has demonstrated that the saturated far-end noise coupling of a typical interconnect structure in glass ceramic modules could be reduced significantly by 73.3 %.

• 마이크로전자및패키징학회지
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• 제21권2호
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• pp.53-57
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• 2014

Thin glass (< 100 microns) is a promising material from which advanced interposers for high density electrical interconnects for 2.5D chip packaging can be produced. But thin glass is extremely brittle, so mechanical micromachining to create through glass vias (TGVs) is particularly challenging. In this article we show how laser processing using deep UV excimer lasers at a wavelength of 193 nm provides a viable solution capable of drilling dense patterns of TGVs with high hole counts. Based on mask illumination, this method supports parallel drilling of up over 1,000 through vias in 30 to $100{\mu}m$ thin glass sheets. (We also briefly discuss that ultrafast lasers are an excellent alternative for laser drilling of TGVs at lower pattern densities.) We present data showing that this process can deliver the requisite hole quality and can readily achieve future-proof TGV diameters as small $10{\mu}m$ together with a corresponding reduction in pitch size.

• 전자공학회논문지D
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• 제35D권9호
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• pp.20-25
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• 1998

대면적 평탄화 및 미세패턴형성기술로 각광받고 있는 CMP(chemical mechanical polishing) 공정을 이용하여 SiO₂ trench 패턴의 피치크기와 밀도에 따른 Cu의 평탄화 과정과 평탄화 이후의 표면 profile을 AFM(atomic forced microscopy)으로 측정하고 분석하였다. 실험결과, 평탄화 초기 연마율은 패턴밀도가 높고 피치크기가 작을수록 연마율이 증가하였으며, 초기 평탄화 이후 연마율이 급속히 감소함을 알 수 있었다. 말기 평탄화 이후, 전체 패턴의 평균 rms roughness는 120Å이었다. 그러나, 패턴피치 크기가 2㎛ 이하이고, 50% 패턴밀도를 갖는 패턴의 경우에는 Cu의 일부분이 120∼330Å 정도의 깊이로 떨어져 나가는 현상과 SiO₂와 Cu의 경계면에 oxide erosion 현상이 나타났으며, 패턴 피치 크기가 10㎛ 및 15㎛에서는 Cu와 SiO₂경계면 부분에 Cu가 260∼340Å 정도로 trench 되어 있는 것을 볼 수 있었다. 또한, SiO₂와 Cu의 패턴내부 및 접합면에서 생기는 수백 Å이하의 peeling 및 deeping 현상의 원인과 해결방안에 대해 논의하였다.