• 한국정보통신학회논문지
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• 제16권8호
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• pp.1753-1758
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• 2012

본 논문에서는 분산증폭기 구조를 기반으로 한 아날로그 FIR 필터 구조를 제안하고 그 특성을 분석한다. 또한, 디지털 필터 설계 기술을 이용한 간단한 아날로그 FIR 필터 설계 방법을 제시한다. 제안된 아날로그 FIR 필터는 이동평균필터와 콤필터 형태로 그 회로 구조안에 곱셈기를 포함하지 않기 때문에 multi-GHz 의 높은 주파수 대역에서도 동작 가능하게 하며, RF 시스템에서 필터와 증폭기를 결합한 형태의 응용이 가능하도록 한 구조이다. 제안된 아날로그 FIR 필터는 표준 $0.18{\mu}m$ CMOS 공정 기술을 이용하여 시뮬레이션을 수행하였고 그 결과를 MATLAB으로 모델링하여 얻은 디지털 필터의 결과와 비교하였다. 시뮬레이션 결과 제안된 아날로그 FIR 필터는 디지털 필터와 의 시뮬레이션 결과에 잘 부합하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.132-135
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• 2011

본 논문에서는 IEEE 802.11n 무선 랜 표준의 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC 복호기를 설계하였다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계하였으며, 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용함으로써 기존방법에 비해 검사노드 메모리 용량을 약 47% 감소시켰다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, $0.18-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 MHz@2.5V로 동작하여 164~212 Mbps의 성능을 갖는 것으로 평가되었다.

• 대한전자공학회논문지SD
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• 제49권3호
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• pp.8-14
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• 2012

이 논문에서는 $Radix-4^2$알고리즘을 사용한 저면적 FFT 구조를 제안한다. 큰 point의 FFT는 여러 개의 직렬연결 스테이지로 구성되는데, $Radix-4^2$알고리즘을 사용하면 매 2 스테이지마다 곱셈 종류의 수가 3인 스테이지가 생긴다. 이 사실을 이용하여 곱셈 연산 종류의 수가 3인 스테이지의 구현 면적을 줄이는 구조를 제안하였다. 예를 들면 4096-point FFT는 6개의 스테이지로 구성되는데 $Radix-4^2$ 알고리즘을 사용하면 3개의 스테이지가 곱셈연산 종류의 수가 3이다. 이 3개의 스테이지의 곱셈 연산 하드웨어는 CSD(Canonic Signed Digit) 계수 방식과 CSS(Common Sub-expression Sharing) 기술을 사용하여 구현면적 감소시킬 수 있었다. 제안된 방식을 사용하여 256-point FFT 구조를 설계하여 Verilog-HDL 코딩하였다. 또한 tsmc $0.18{\mu}m$ CMOS 라이브러리를 사용하여 합성하여 구현한 결과 $1.971mm^2$의 cell area를 얻었다. 이와 같은 합성 결과는 기존 구조와 비교하여 약 23%의 cell area 감소 효과를 보였다.

• 전자공학회논문지
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• 제53권12호
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• pp.57-63
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• 2016

본 논문은 $0.18{\mu}m$ 실리콘 CMOS 기술을 이용한 IEEE802.15.4g SUN 체계의 센서노드 무선통신부에 적용할 수 있는 RF 주파수 합성기의 구현에 대하여 기술하였다. 제안한 주파수 합성기는 고속 저잡음 특성을 얻기 위하여 VCO, 프리스케일러, 1/N 분주기, ${\Delta}-{\Sigma}$ 모듈레이터 그리고 PLL 공통 회로 등의 설계 최적화가 이루어졌으며, 특히 VCO는 NP 코어 구조와 13단 캡 뱅크를 각각 적용하여 고속, 저잡음 및 광대역 튜닝 범위를 확보하였다. 제안된 주파수 합성기를 칩으로 제작하여 측정한 결과 출력 주파수 범위는 1483MHz~2017MHz, 위상잡음은 100KHz 오프셋에서는 -98.63dBc/Hz, 1MHz 오프셋에서는 -122.05dBc/Hz로 양호한 특성을 얻을 수 있었다.

• 전기전자학회논문지
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• 제22권2호
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• pp.393-401
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• 2018

이 논문에서는 WPC / A4WP 무선 전력 전송을 위한 정류기가 설계하였다. 설계된 정류기는 WPC (무선 전력 컨소시엄) 및 A4WP (무선 전력 연합)를 모두 지원하며 전파 브리지 정류기로 설계되었다. WPC는 100kHz ~ 205kHz의 주파수에서 전력을 전송하고 A4WP는 6.75MHz의 주파수에서 전력을 전송한다. 브리지 정류기는 다이오드 대신 MOSFET을 사용하기 때문에 출력 전압이 입력 전압보다 높으면 역전류가 흐르고 효율에 영향을 미친다. 따라서 MOSFET을 통해 흐르는 전류를 감지하고 역전류를 차단하는 역전류 검출기를 추가했다. 주파수 판별기는 주파수 대역이 다르기 때문에 사용된다. 설계된 정류기는 CMOS $0.35{\mu}m$ 고전압 공정을 사용하여 설계되었다. 입력 전압은 최대 18V이며 100kH ~ 205kHz, 6.78MHz 주파수에서 작동한다. 최대 효율은 94.8 %이고 최대 전력 공급은 5.78W 이다.

• 전기전자학회논문지
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• 제17권3호
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• pp.234-240
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• 2013

본 논문에서는 단일-극 커패시터 방식의 터치센서를 위한 incremental 델타-시그마 아날로그-디지털 변환기를 설계하였다. 델타-시그마 모듈레이터의 구조는 단일비트 2차 cascade of integrators with distributed feedback(CIFB)를 사용하였으며 $0.18-{\mu}m$ CMOS 공정을 이용하여 제작하였다. Incremental 델타-시그마 아날로그-디지털 변환기의 입력으로 이어지는 센서가 넓은 입력 범위를 얻고 높은 정확성을 가지도록 변환기 앞에 shielding 신호와 디지털적으로 조절 가능한 오프-셋 커패시터를 위치시켰다. 본회로의 공급전압은 2.6 V에서 3.7 V이며 ${\pm}10-pF$의 입력범위를 가지고 fF 이하의 해상도를 필요로 하는 단일-극 커패시터 방식의 터치센서에 적합하다.

• 전자공학회논문지
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• 제52권9호
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• pp.36-44
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• 2015

본 논문에서는 광각 카메라에서 발생하는 비네팅 왜곡과 배럴 왜곡을 효율적으로 보정하기 위한 낮은 복잡도의 프로세서를 제안하고, 이를 구현한 결과를 보인다. 제안하는 프로세서에서는 비네팅 왜곡과 배럴 왜곡 보정 시 복잡한 연산을 수반하는 고차 다항식과 같은 피팅 함수를 구간 선형 근사하여 보정 품질을 유지하면서도 연산 복잡도를 크게 낮추었다. 이를 기반으로, 배럴 왜곡과 비네팅 왜곡을 중첩적으로 보정하도록 설계하여 전체적인 하드웨어 복잡도를 낮추었다. 제안하는 프로세서는 $0.11{\mu}m$ CMOS 공정을 사용하여 18.6K의 논리 게이트로 구현되었으며, $2048{\times}2048$ 크기의 영상에 대하여 최대 200Mpixels/s의 속도로 보정이 가능하다.

• 한국정보통신학회논문지
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• 제21권5호
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• pp.893-898
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• 2017

카운터 타입의 시간-디지털 변환기를 공급전압 1.5volts에서 $0.18{\mu}mCMOS$ 공정을 이용하여 설계하였다. 일반적인 시간-디지털 변환기에서는 클록의 주기가 $T_{CK}$일 때, 시작신호와 클록의 시간차에 의해 최대 $T_{CK}$의 변환 에러가 발생한다. 그리고 멈춤신호와 클록의 시간차로 인해 -$T_{CK}$의 에러가 발생한다. 그러나 본 논문에서 제안한 시간-디지털 변환기는 이러한 단점을 보완하기 위해 클록은 시작신호 및 멈춤신호와 동기화하여 회로 내에서 생성되도록 설계하였다. 설계된 시간-디지털 변환기에서 시작신호와 클록의 시간차에 의한 변환에러는 발생하지 않으며, 멈춤신호에 의한 변환에러의 크기는 (1/2)$T_{CK}$로 감소된다.

• 센서학회지
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• 제12권4호
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• pp.191-197
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• 2003

최근 인터넷 사용의 증가로 인한 데이터 전송이 급속히 증가하고 있고, 이러한 전송을 위해 광섬유가 주로 사용되고 있다. 장거리 통신을 통한 신호의 감쇄 및 왜곡을 보정하기 위하여 보통 광신호를 전기적인 신호로 변환하여 신호를 재생한다. 이러한 광신호는 포토 다이오드를 통하여 전기적인 신호로 바꾸어지는데, 광신호의 정확한 클락과 데이터를 추출하는 과정은 필수적이다. 본 연구에서는 광대역의 광신호 클락과 데이터의 복원에 쓰이는 클락-데이터 복원회로(CDR)를 1.8V $0.18\;{\mu}m$ CMOS공정을 이용하여 설계하였다. 이 CDR 회로는 위상고정 루프를 사용한 회로로서 개선된 위상비교기 및 전하 펌프를 사용하였다. 특히 설계된 CDR은 광대역 링 발진기를 사용함으로서 750 Mb/s에서 2.85 Gb/s의 다중속도를 가진 데이터의 클락과 데이터의 복원이 가능하다.

• 한국통신학회논문지
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• 제36권4A호
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• pp.414-422
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• 2011

모바일 WiMAX 표준 IEEE 802.16e의 블록길이 2,304 비트, 부호율 1/2을 지원하는 LDPC(low-density parity-check) 복호기를 설계하였다. 설계된 LDPC 복호기는 최소-합(min-sum) 알고리듬과 layered 복호를 기반으로 $96{\times}96$ 크기의 부행렬을 병렬로 처리하는 부분병렬 구조를 갖는다. 최소-합 알고리듬의 특징을 이용하여 메모리 용량을 감소시킬 수 있는 새로운 방법을 고안하여 적용함으로써 검사노드 메모리 용량을 기존의 방법보다 46% 감소시켰다. Verilog HDL로 설계된 LDPC 복호기를 $0.18{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 174,181개의 게이트와 52,992 비프의 메모리로 구현되었으며, Eb/No=2.1dB의 AWGN 채널에 대해 평균 비트 오율 (BER)는 $4.34{\times}10^{-5}$이고, 100 MHz@1.8-V로 동작하여 약 417 Mbps의 성능을 갖는다.