• JSTS:Journal of Semiconductor Technology and Science
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• 제16권6호
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• pp.754-759
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• 2016

A transformer feedback low-noise amplifier (LNA) is implemented in a standard $0.18{\mu}m$ CMOS process, which exploits drain-to-gate transformer feedback technique for wideband input matching and operates across entire 3~5 GHz ultra-wideband (UWB). The proposed LNA achieves power gain above 9.5 dB, input return loss less than 15.0 dB, and noise figure below 4.8 dB, while consuming 8.1 mW from a 1.8-V supply. To the authors' knowledge, drain-to-gate transformer feedback for wideband input matching cascode LNA is the first adopted technique for UWB application.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
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• pp.187-188
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• 2007

This paper describes a simple and high-performance LDO regulator designed using a $0.18{\mu}m$ CMOS process. It is designed to provide a regulated voltage for on-chip small loads instead of for off-chip heavy loads. Since the load capacitance is very small in this applications, the frequency compensation can be easily achieved without a buffer. The designed LDO drives a load current up to 15mA and dissipates only 12uA quiescent current. The line regulation is and the load regulation is for a 9mA load step. The PSRR at 10kHz is 54dB.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.457-458
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• 2008

This paper presents an output common mode current compensation method to achieve both constant Gm and constant gain. A conventional rail-to-rail CMOS op-amp with constant Gm was designed by using complementary differential input stage and current compensation skills. But it doesn't operate constant gain, because of output resistance variation. With $0.18{\mu}m$ CMOS process, the simulation results show that the differential gain variation can achieve less than 1.3dB. And a 60dB gain, a 13.5MHz unity gain-frequency, and 1mW power consumption, when operating at 1.8V and 10pF load.

• JSTS:Journal of Semiconductor Technology and Science
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• 제8권4호
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• pp.283-288
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• 2008

A post-linearization technique for the differrential CMOS LNA is presented. The proposed method uses an additional cross-coupled common-source FET pair to cancel out the third-order intermodulation ($IM_3$) current of the main differential amplifier. This technique is applied to enhance the linearity of CMOS LNA using $0.18-{\mu}m$ technology. The LNA achieved +10.2 dBm IIP3 with 13.7 dB gain and 1.68 dB NF at 2 GHz consuming 11.8 mA from a 1.8-V supply. It shows IIP3 improvement by 6.6 dB over the conventional cascode LNA without the linearizing circuit.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.185-185
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• 2008

This paper describes the broadband SDC (Single-ended to Differential Converter) for Digital Video Broadcasting-Satellite $2^{nd}$ edition (DVB-S2) receiver tuner IC. It is fabricated by using $0.18{\mu}m$ CMOS process. In order to obtain high linearity and low phase mismatch, the broadband SDC (Single-ended to Differential Converter) is designed with current mirror structure and cross-coupled capacitor and current source binding differential structure at VDD. The simulation result of SDC shows IIP3 of 11.9 dBm and IIP2 of 38 dBm. It consumes 5mA current with 2.7V supply voltage.

• JSTS:Journal of Semiconductor Technology and Science
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• 제4권2호
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• pp.106-109
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• 2004

A high-density 3-transistor cell one-time programmable (OTP) ROM array using standard CMOS Gate-Oxide antifuse (AF) is proposed, fabricated, and characterized with $0.18{\mu}m$ CMOS process. The proposed non-volatile high-density OTP ROM is composed of an array of 3-T OTP cells with the 3-T consisting of an nMOS AF, a high voltage (HV) blocking transistor, and a cell access transistor, all compatible with standard CMOS technology.

• ETRI Journal
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• 제37권5호
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• pp.972-978
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• 2015

This paper proposes an accurate tunable-gain 1/x circuit. The output voltage of the 1/x circuit is generated by using a capacitor charging time that is inversely proportional to the input voltage. The output voltage is independent of the process parameters, because the output voltage depends on the ratios of the capacitors, resistors, and current mirrors. The voltage gain of the 1/x circuit is tuned by a 10-bit digital code. The 1/x circuit was fabricated using a $0.18{\mu}m$ CMOS process. Its core area is $0.011mm^2$ ($144{\mu}m{\times}78{\mu}m$), and it consumes $278{\mu}W$ at $V_{DD}=1.8V$ and $f_{CLK}=1MHz$. Its error is within 1.7% at $V_{IN}=0.05V$ to 1 V.

• 전기전자학회논문지
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• 제20권2호
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• pp.192-195
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• 2016

본 논문에서는 저항과 BJT를 사용하지 않고 sub-threshold 영역에서 동작하는 저전압, 저전력 기준전압 발생기를 설계하였다. CTAT 전압 발생기는 두 개의 NMOS 트랜지스터를 이용하여 구성하였고, 충분한 영역의 CTAT 전압을 발생시키기 위해 바디 바이어스 회로를 이용하였다. PTAT 전압 발생기는 PTAT 전압을 생성하기 위해 MOS 트랜지스터 입력 쌍의 서로 다른 사이즈 비를 이용하는 차동증폭기 형태로 구성하였다. 제안한 회로는 $0.18-{\mu}m$ 표준 CMOS 공정으로 설계되었다. 시뮬레이션 결과로 290mV의 출력 기준 전압을 가지며, -$20^{\circ}C$ 에서 $120^{\circ}C$의 온도 변화에서 92 ppm/$^{\circ}C$의 전압 변화 지수와 전원전압 0.63V에서 15.7nW의 소모 전력을 갖는 것을 확인하였다.

• 한국산학기술학회논문지
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• 제16권9호
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• pp.6247-6253
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• 2015

본 논문은 병렬 오차 증폭기 구조를 적용하여 과도응답특성 개선한 LDO 레귤레이터를 제안한다. 제안하는 LDO 레귤레이터는 고 이득, 좁은 주파수 대역의 오차증폭기 (E/A1)와, 저 이득, 넓은 주파수 대역의 오차증폭기 (E/A2)로 이루어지며, 두 오차증폭기를 병렬 구조로 설계해서 과도응답특성을 개선한다. 또한 슬루율을 높여주는 회로를 추가하여 회로의 과도응답특성을 개선하였다. 극점 불할 기법을 사용하여 외부 보상 커패시터를 온 칩 화하여 IC 칩 면적을 줄여 휴대기기 응용에 있어서도 적합하게 설계 하였다. 제안된 LDO 레귤레이터는 매그나칩/하이닉스 $0.18{\mu}m$ CMOS 공정을 사용하여 회로설계 하였고 칩은 $500{\mu}m{\times}150{\mu}m$ 크기로 레이아웃을 실시하였다. 모의실험을 한 결과, 2.7 V ~ 3.3 V의 입력 전압을 받아서 2.5 V의 전압을 출력하고 최대 100 mA의 부하 전류를 출력한다. 레귤레이션 특성은 100 mA ~ 0 mA에서 26.1 mV의 전압변동과 510 ns의 정착시간을 확인하였으며, 0 mA에서 100 mA의 부하 변동 시 42.8 mV의 전압 변동과 408 ns의 정착 시간을 확인하였다.

• 전자공학회논문지 IE
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• 제48권4호
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• pp.13-18
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• 2011

본 논문에서는 LDO 레귤레이터의 공정변화에 따른 특성변화를 1 ${\mu}m$ 20 V 고 전압 CMOS 공정을 사용하여 시뮬레이션 하였다. 공정변화에 따른 3종류의 SPICE 파라미터(문턱전압과 실효채널길이가 평균적인 Typ(typical), 평균 이하인 FF(fast), 평균 이상인 SS(slow) 파라미터)를 LDO 레귤레이터 시뮬레이션에 활용하였다. 시뮬레이션 결과,SS 파라미터 사용의 경우, 라인 레귤레이션이 3.6 mV/V, 부하 레귤레이션이 0.4 mV/mA, 부하전류 변화에 따른 출력전압이 안정화되는 시간이 평균 0.86 ${\mu}s$였다. 그리고 Typ 파라미터 사용의 경우, 라인 레귤레이션이 4.2 mV/V, 부하 레귤레이션이 0.44 mV/mA, 부하전류 변화에 따른 출력전압이 안정화되는 시간이 평균 0.62 ${\mu}s$였다. 마지막으로 FF 파라미터 사용의경우 라인 레귤레이션이 7.0 mV/V, 부하 레귤레이션이 0.56 mV/mA, 부하전류 변화에 따른 출력전압이 안정화되는 시간이 평균 0.27 ${\mu}s$였다. 향후, 이러한 공정변화에 따른 회로 특성의 변화를 고려한 효율적 회로설계가 필요할 것으로 사료된다.