• 건축구조
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• v.16 no.3
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• pp.19-21
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• 2009

• Proceedings of the KIPE Conference
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• 2014.07a
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• pp.311-312
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• 2014

이 논문은 본 논문에서는 고효율 통합컨버터(OBC/LDC) 전력회로 개발을 제안한다. 차량용 충전기의 고밀도화와 고효율화 기술을 개발함으로써 EV/PHEV용 고성능 단방향 충전기 기술의 확보를 목표로 하며 LDC와 통합을 할 수 있는 기본 구조를 제시 한다. 또한 본 논문에서는 충전기의 고효율화와 LDC와의 통합에 적합한 회로 구조를 연구하며 DC/DC 컨버터의 연구에 집중 하였다. 신규전력구조 개발을 통한 충전 효율 상승 및 LC공진을 통한 낮은 손실을 갖는 공진형 전력회로 개발을 제안하며 전력변환기의 Digital 제어회로와 Power stage 고효율화 연구를 통한 OBC/LDC 통합 구조개발을 제안한다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.37 no.11
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• pp.85-95
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• 2000

FIR digital filter is one of important blocks in DSP application. For more effective operation, lots of architecture are proposed. In our paper, we proposed a high speed FIR filter with area efficiency. To fast operation, we used transposed form filter as basic architecute. And, we used dual path registers line to wupport variation of filter operation, and filter cascade is also considered. To reduce area, we adopted truncated Booth multiplier to our filter design. As a result, we showed that filter area is reduced when filter optimization using of dual path registers line and truncated multiplier with same constraints againt previous method.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.42 no.2 s.332
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• pp.1-8
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• 2005

An area-efficient DC-DC voltage up-converter in a poly-Si TFT technology for system-on-glass is described which provides low-ripple output. The voltage up-converter is composed of charge-pumping circuit, comparator with threshold voltage mismatch compensation, oscillator, buffer, and delay circuit for multi-phase clock generation. The low ripple output is obtained by multi-phase clocking without increasing neither clock frequency nor filtering capacitor The measurement results have shown that the ripple on the output voltage with 4-phase clocking is 123mV, while Dickson and conventional cross-coupled charge pump has 590mV and 215mV voltage ripple, respectively, for $Rout=100k\Omega$, Cout-100pF, and fclk=1MHz. The filtering capacitor required for 50mV ripple voltage is 1029pF and 575pF for Dickson and conventional cross-coupled structure, for Iout=100uA, and fclk=1MHz, while the proposed multi-phase clocking DC-DC converter with 4-phase and 6-phase clocking requires only 290pF and 157pF, respectively. The efficiency of conventional and the multi-phase clocking DC-DC converter with 4-phase clocking is $65.7\%\;and\;65.3\%$, respectively, while Dickson charge pump has $59\%$ efficiency.

• Proceedings of the IEEK Conference
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• 2003.07b
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• pp.1205-1208
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• 2003

본 논문에서는 분할된 스캔을 이용한 저전력 BIST 구조를 제안한다. 제안하는 BIST는 내부 스캔 패스를 회로의 구조적인 정보와 테스트 패턴 집합의 특성에 따라 4개의 스캔 패스로 분할하고 일부 스캔 패스에만 입력패턴이 인가되도록 설계하였다. 따라서 테스트 패턴 입력 시에 스캔 패스로의 쉬프트 동작 수를 줄임으로써 회로 내부의 전체 상태천이 수를 줄일 수 있다. 또한 4개로 분할되는 스캔패스의 길이를 고려하여 각 스캔 패스에 대해 1/4의 속도로 낮춰진 테스트 클럭을 인가함으로써 전체 회로의 전력 소모를 줄일 수 있도록 하였다. ISCAS89 벤치마크 회로에 대한 실험을 통하여 제안하는 BIST 구조가 기존 BIST 구조에 비해 최대 21%까지 전력소모를 줄일 수 있음을 확인하였다.

• Proceedings of the Korea Electromagnetic Engineering Society Conference
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• 2000.11a
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• pp.328-332
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• 2000

본 논문에서는 기생 패치 구조와 적층 구조의 광대역 마이크로스트립 안테나에 평행 결합 선로 형태의 광대역 임피던스 정합 회로를 결합하여 쉽게 추가적인 임피던스 대역폭 개선을 얻을 수 있음을 제안하였다. 평행 결합 선로 형태의 광대역 임피던스 정합 회로 설계를 위하여 분포 회로 방식의 반복적인 방법을 제시하였고. 설계\ulcorner제작 결과 기생 패치 구조와 적층 구조에서 각각 56.23%와 16.45%의 추가적인 임피던스 대역폭 개선을 이룰 수 있었다. 그리고 방사 패턴과 측정된 이득을 보면 평행 결합 선로의 결합으로 인한 방사 패턴에서의 큰 변화는 보이지 않았고, 이득에서는 평행 결합 선로 부분의 커플링 손실로 인해 최대 이득이 약 1 dB 정도 감소하는 것을 확인할 수 있었다.

• Journal of Internet Computing and Services
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• v.7 no.1
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• pp.49-57
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• 2006

This paper describes the architecture for reducing its size and increasing the computation rate in implementing the SEED algorithm of a 12B-bit block cipher, and the result of the circuit design. In order to increase the computation rate, it is used the architecture of the pipelined systolic array, This architecture is a simple thing without involving any buffer at the input and output part. By this circuit, it can be recorded 320 Mbps encryption rate at 10 MHz clock. We have designed the circuit with the VHDL coding, implemented with a FPGA of 50,000 gates.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.6B
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• pp.848-855
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• 2001

본 논문에서는 GHz 대역의 고속 클럭 신호를 필요로 하는 데이터 통신 시스템 분야에 응용될 수 있는 새로운 구조의 클럭 및 데이터 복원회로를 제안하였다. 제안된 회로는 고속의 데이터 전송시 주로 사용되는 NRZ 형태의 데이터 복원에 적합한 구조로서 NRZ 데이터가 주입될 경우에 위상동기 회로에 발생하는 주요 잡음원인인 high frequency jitter를 방지하기 위한 새로운 위상 검출구조를 갖추고 있어서 보다 안정적인 클럭을 제공할 수 있다. 또 가변적인 지연시간을 갖는 delay cell을 이용한 위상검출기를 제안하여 위상 검출기가 갖는 dead zone 문제를 없애고, 항상 최적의 동작을 수행하여 빠른 동기 시간을 갖도록 하였다. Gbps급 대용량의 데이터를 복원하기 위한 클럭 생성을 목표로 하여 CMOS 0.25$\mu\textrm{m}$ 공정을 사용하여 설계한 후 그 동작을 HSPICE post-layout simulation을 통해 검증하였다.

• Proceedings of the Optical Society of Korea Conference
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• 1990.07a
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• pp.6-12
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• 1990

GaAs 광전집적회로의 구현을 위해 MBE와 MOCVD system을 이용하여 수직 구조에 알맞는 광소자 및 전자소자를 개발하였으며 이 소자들의 집적화를 시도하였다. 발광소자로서는 Bcllcorc와 공동으로 MBE를 이용하여 표면 방출형 레이저 다이오드 및 array 구조의 연구가 시도 되었고 수직형 전자소자로서는 sclcctive MOCVD를 이용하여 W이 매몰된 VFET 구현하였다. VFET 위에 LED를 집적시켜 출력단의 수직 광전집적회로를 제안하고 제작하였으며 수신단 광전집적회로에서는 PIN 다이오드와 VJFET를 집적화한 광전집적회로가 현재 연구중에 있다.

• Convergence Security Journal
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• v.12 no.4
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• pp.17-23
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• 2012

Recently, the research for cryptographic algorithm, in particular, a stream cipher has been actively conducted for wireless devices as growing use of wireless devices such as smartphone and tablet. LFSR based random number generator is widely used in stream cipher since it has simple architecture and it operates very fast. However, the conventional multi-LFSR RNG (random number generator) suffers from its hardware complexity as well as very closed correlation between the numbers generated. A leap-ahead LFSR was presented to solve these problems. However, it has another disadvantage that the maximum period of the generated random numbers are significantly decreased according to the relationship between the number of the stages of the LFSR and the number of the output bits of the RNG. This paper presents new leap-ahead LFSR architecture to prevent this decrease in the maximum period by applying segmentation technique to the conventional leap-ahead LFSR. The proposed architecture is implemented using VHDL and it is simulated in FPGA using Xilinx ISE 10.1, with a device Virtex 4, XC4VLX15. From the simulation results, the proposed architecture has only 20% hardware complexity but it can increases the maximum period of the generated random numbers by 40% compared to the conventional Leap-ahead archtecture.