• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 춘계종합학술대회
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• pp.1038-1041
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• 2005

현재 SoC 설계에 사용되는 많은 IP들은 대부분 이들이 연결되는 버스 클럭과 주파수가 서로 다른 클럭을 사용하며 이를 위해서는 비동기 FIFO가 필수적이다. 그러나 아직 많은 수의 비동기 FIFO가 잘못 설계되고 있으며 이에 따른 비용이 심각하다. 이에 본 논문에서는 레지스터 기반의 비동기 FIFO를 유효비트를 사용하여 설계함으로써 비동기 회로에서 발생하는 metastability를 없애고 비동기 카운터의 오류를 수정함으로써 비동기 클럭들 사이에서 안전하게 데이터를 전송할 수 있는 FIFO 구조를 제안한다. 또한 이 FIFO 구조의 HDL 기술을 바탕으로 합성하여 다른 방식의 FIFO 설계 방식과 비교 평가한다.

• 한국산업정보학회논문지
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• 제24권1호
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• pp.31-38
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• 2019

본 논문에서는 초음파 응용 영상 기술의 다양한 임상 진단 응용이 가능한 파이프라인 회로 구성 방식을 가지는 빔포밍 프런트 엔드 플랫폼을 개발한다. 하드웨어 설계에서는 전력, 통합수준 및 복제 가능성이 중요한 확장 가능한 애플리케이션은 물론 압축 애플리케이션을 대상으로 한다. 펌웨어 디자인으로는 차세대 고수준의 합성 도구인 Vivado HLS 툴을 사용하여 최대의 생산성 향상으로 설계 생산성을 가속화하는 새로운 IP 및 시스템 중심 설계 환경 구축을 통하여 최적의 FPGA 병렬 처리 수준을 달성 하도록 구현하였다. 설계된 디지털 빔포머는 향후 시스템 사양의 재구성이나 변경시 적절한 수정 및 보완이 가능하고, 임의의 이미지 영역을 생성할 수 있는 스캔 데이터의 고속 관리 기능을 지원한다.

• 전기전자학회논문지
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• 제24권4호
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• pp.942-949
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• 2020

본 논문에서는 column-parallel readout 회로에 적합하도록 개선된 CMOS 이미지 센서용 algorithmic ADC를 제안한다. 커패시터의 비율과 무관하고 연산 증폭기의 이득에 둔감하면서 증폭기 하나로 동작 할 수 있도록 기존 algorithmic ADC를 수정하고 적응형 바이어싱을 적용한 증폭기를 사용하여 높은 변환효율을 갖도록 하였다. 제안하는 ADC는 0.18-㎛ 매그나칩 CMOS 공정으로 설계되었으며, Spectre 시뮬레이션을 통해 기존 algorithmic ADC에 비해 변환속도당 전력소모가 37% 줄어 들었음을 확인하였다.

• 한국수정란이식학회지
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• 제21권3호
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• pp.241-245
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• 2006

본 연구는 젖소에 있어서 lipopolysaccharide의 처리가 번식 성적에 미치는 영향을 구명하기 위하여 2003년부터 2005년까지 3년간에 걸쳐 축산연구소 개방형 깔짚우사에서 사육중인 홀스타인 착유우 50두를 대상으로 처리구 및 대조구 각각 25두씩을 공시하였고 분만후 20일째에 1회에 한하여 Bacteroids helcogenes와 Fusobacterium varium으로부터 분리한 LPS $100{\mu}g$을 PBS 용액 35 ml에 희석하여 수정란 이식용 카테타로 자궁내에 주입한 후 발정 발현시 인공 수정을 실시하여 다음과 같은 결과를 얻었다. 1. LPS 처리후 첫 수정에 의한 수태율은 대조구 및 처리구가 각각 20.0% 및 56.0%로 처리구가 대조구에 비하여 높은 경향을 나타내었다. 2. LPS 처리후 2회 이상 수정에 의한 수태율은 대조구 및 처리구가 각각 40.0% 및 64.0%로 처리구가 대조구에 비하여 높은 경향을 나타내었다. 3. 수태된 개체들의 수태당 종부횟수는 대조구 및 처리구가 각각 $2.0{\pm}0.1$회 및 $1.2{\pm}0.4$회로 처리구가 대조구에 비하여 유의적으로 낮았다(p<0.05).

• 한국통신학회논문지
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• 제28권4C호
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• pp.365-373
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• 2003

본 논문에서는 수정 유클리드 알고리즘을 기반으로 임의의 메시지 길이 k 뿐 아니라 임의의 블록 길이 n를 갖는 RS 부호를 복호할 수 잇는 적응형 RS 복호기를 설계한다. 설계된 복호기는 임의의 길이를 갖는 단축형 RS 부호의 복호 전에 영들을 추가하지 않아도 되므로 단축형 RS 부호에 특히 유리하다. 또한 이들 RS 부호의 오류정정 능력 t의 값을 매 부호어 블록마다 실시간으로 변화시킬수 있으므로 응답 채널이 유용한 경우 채널의 시변 잡음 레벨에 적응적으로 오류 정정 능력을 변화시킬 수 있다. 제시된 복호기 구조는 수정 유클리드 알고리즘에 기반한 4단계는 파이프라인 처리를 수행한다 : (1) 신드롬 계산 (2) MEA 블록 (3) 에러크기 계산 (4) 복호기 실패 검사. 각 단계는 가변 길이의 RS 복호에 적합한 구조를 갖도록 설계된다. 수정 유클리드 알고리즘(MEA) 블록의 새로운 구조를 제시하고, 에러의 크기 계산을 위한 다항식 평가를 위해 역순 출력을 갖는 다항식 평가 회로를 채용한다. MEA 블록은 연산 셀들의 멀티플렉싱 기법과 배속의 전용 클럭 기법(overclocking)을 적용하여 간단한 하드웨어로써 처리 속도를 유지하도록 하였다. 최대 오류정정 능력이 10인 GF($2^8$) 상의 적응형 RS 부호를 VHDL로 설계하고, FPGA에 성공적으로 합성하였다.

• Reproductive and Developmental Biology
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• 제30권3호
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• pp.195-199
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• 2006

본 연구는 후산정체 젖소에 있어서 Lipopolysaccharide(LPS)의 처리가 번식 성적에 미치는 영향을 구명하기 위하여 분만 후 12시간이 경과하여도 후산이 배출되지 않은 홀스타인 개체 33두 및 대조구 12두에 대하여 분만후 20일째에 LPS 100 ${\mu}g$을 자궁 내에 주입한 다음 7일후에 발정이 발현되었을 때 인공수정을 실시하여 다음과 같은 결과를 얻었다. 후산정체 젖소에 있어서 첫 수정에 의한 수태율은 대조구의 경우 공시한 12두가 모두 첫 수정에 의해 수태가 되지 않았고 처리구는 33두중 11두가 수태되어 33.3%의 수태율을 나타내었다. 후산정체 젖소에 있어서 대조구 및 처리구의 분만후 수태까지의 일수는 각각 $149.6{\pm}34.3$일 및 $53.0{\pm}12.5$일로 처리구가 대조구에 비하여 유의적(p<0.01)으로 단축되는 경향을 나타내었다. 후산정체 젖소에 있어서 대조구 및 처리구의 수태당 종부 횟수는 각각 $3.6{\pm}0.8$회 및 $2.1{\pm}0.3$회로 처리구가 대조구에 비하여 유의적(p<0.05)으로 낮은 경향을 나타내었다.

• 한국컴퓨터정보학회논문지
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• 제25권6호
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• pp.17-23
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• 2020

본 논문에서는 자동화 설비 장비의 HMI와 PLC간 RS232 통신 시에 발생하는 실시간 데이터 프레임의 수집을 위하여, 별도의 HMI 혹은 PLC의 수정 없이 MCU를 통하여 실시간 정보 데이터 프레임을 스니핑 함으로서, 사용자가 PLC, HMI 시스템의 수정 작업에 종속되지 않고 데이터를 수집할 수 있는 방법을 제안한다. 사용자는 스니핑 데이터로부터 파싱작업을 통하여 필요한 정보를 수집하고 해당 스니핑 프레임을 목적지로 송신함으로서 본래의 통신 인터페이스를 유지한다. RS232 통신규격으로 MCU의 UART통신 인터페이스 회로를 물리적으로 설계하고, 더불어 MCU내부 DMA장치를 사용함으로서 인터럽트기반 시스템 보다 효율을 개선한다. 또한 환형큐를 사용하여 DMA인터럽트 서비스 루틴의 작업과 메인 스레드의 작업을 논리적으로 분리함으로서 데이터 프레임 IO 작업 처리를 수행한다. 이 방법을 통하여, 사용자는 RS232 규격으로 HMI, PLC간 스니핑 데이터 프레임을 수신하고 PLC와 HMI 간의 프레임 전송이 원래의 목적지에 정상적으로 도착하며 PLC와 HMI의 추가적인 수정 없이 데이터 프레임을 스니핑 함으로서 사용자 시스템에 정상적으로 도착함을 확인할 수 있다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.1-9
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• 2006

본 논문에서는 0.18um CMOS 공정을 이용하여 두 종류의 10Gb/s급 광통신용 전치증폭기(TIA)를 설계, 비교하였다. 전압모드인 Inverter TIA(I-TIA)는 입력단에 inverter 구조를 사용하여 입력 유효 gm 값을 증가시킴으로써 입력저항 값을 줄이고 동시에 대역폭을 늘리는 효과를 얻었다. 0.25pF의 광다이오드 캐패시턴스에 대하여 $56dB{\Omega}$의 트랜스임피던스 이득과 14GHz의 대역폭을 얻었고, $10^{-12}$ BER과 9dB extinction ratio 및 0.4A/W responsivity를 예상할 경우 -16.5dBm의 광민감도를 얻었다. 그러나 기생 성분에 의한 대역폭의 감소 및 민감도가 크기 때문에 회로설계 시 패키지 및 회로내의 기생성분 효과에 대한 신중한 고려가 필요하다. 이와 달리, 전류모드인 RGC TIA는 입력단에 regulated cascode 설계기법을 사용하여 광다이오드와 TIA 사이에 생기는 큰 입력 기생 캐패시턴스를 전압모드보다 매우 효과적으로 차단하여 대역폭을 확장하였다. 또한 기생성분에 의한 대역폭 및 트랜스임피던스의 민감도가 현저히 줄어들어 대역폭의 변화가 없다. 0.25pF의 광다이오드 캐패시턴스에 대하여 $60dB{\Omega}$의 트랜스임피던스 이득과 10GHz의 대역폭을 얻었고, $10^{-12}$ BER과 9dB extinction ratio 및 0.5A/W responsivity를 예상할 경우 -15.7dBm의 광민감도를 얻는다. 그러나, I-TIA에 비하여 약 4.5배의 높은 전력소모를 보이는 단점이 있다.

• 문화기술의 융합
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• 제9권6호
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• pp.967-971
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• 2023

최근에는 다양한 플랫폼 서비스가 인공지능을 활용하여 제공되고 있으며, 그 중 하나로 ChatGPT는 대량의 데이터를 자연어 처리하여 자가 학습 후 답변을 생성하는 역할을 수행하고 있다. ChatGPT는 IT 분야에서 소프트웨어 프로그래밍 분야를 포함하여 다양한 작업을 수행할 수 있는데, 특히 프로그램을 대표하는 C언어를 통해 간단한 프로그램을 생성하고 에러를 수정하는데 도움을 줄 수 있다. 이러한 능력을 토대로 C언어를 기반으로 만들어진 하드웨어 언어인 베릴로그 HDL도 ChatGPT에서 원활한 생성이 예상되지만, 베릴로그 HDL의 합성은 명령문들을 논리회로 구조 형태로 생성하는 것이기에 결과물들의 정상적인 실행 여부를 확인해야 한다. 본 논문에서는 용이한 실험을 위해 규모가 적은 논리회로들을 선택하여 ChatGPT에서 생성된 디지털회로와 인간이 만든 회로들의 결과를 확인하려 한다. 실험 환경은 Xilinx ISE 14.7로 모듈들을 모델링하였으며 xc3s1000 FPGA칩을 사용하여 구현하였다. 구현된 결과물을 FPGA의 사용 면적과 처리 시간을 각각 비교 분석함으로써 ChatGPT의 생성물과 베릴로그 HDL의 생성물의 성능을 비교하였다.

• 대한감각통합치료학회지
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• 제16권1호
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• pp.35-44
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• 2018

목적 : 본 연구의 목적은 국내에 Miller Assessment for Preschoolers(MAP)을 사용하기 위해 필요한 번역, 역번역, 문항수정을 실시하고, 내용타당도를 검증하는 것이다. 연구방법 : 연구는 작업치료(학)과 교수, 번역가, 또는 작업치료사들을 대상으로 번역, 비교 통합 I, 역번역, 비교 통합 II, 이해도검증, 문항수정의 절차를 거쳤다. 자료 분석은 Microsoft office의 Excel을 이용하여 Content Validity Indices(CVI)를 구하였다. 결과 : 원본 MAP를 번역하여 교수 집단을 대상으로 내용타당도 검증시 평균 $3.66{\pm}0.40$점이었고 item-level CVI(I-CVI) 0.94, overal scale CVI(S-CVI) 0.83으로 나타났다. 원본 MAP과 영어로 역번역한 MAP의 내용타당도를 살펴본 결과는 평균 3.14점으로 나타났고 오류내용은 생략 13회, 용어오류 11회, 대체 6회, 순서오류 6회, 추가 3회로 나타났다. 치료사 9명을 대상으로 이해도 검증을 한 결과, 평균 $3.66{\pm}0.27$점이었고 I-CVI 0.93, S-CVI 0.58로 나타났다. 결론 : MAP의 국내 사용을 위하여 동시타당도, 구성타당도, 검사-재검사신뢰도, 검사자간신뢰도, 내적일치도 연구 등의 연구가 추가적으로 필요하다.