• Proceedings of the Korea Information Processing Society Conference
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• 2020.11a
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• pp.380-382
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• 2020

네트워크에 존재하는 저장 공간을 필요에 따라 유연하게 대여하여 사용할 수 있는 클라우드 스토리지 서비스는 데이터의 일관성 유지, 저렴한 유지관리 비용 등 여러 장점에 힘입어 널리 활용되고 있다. 하지만 클라우드 시스템은 데이터 소유자에 의한 관리가 이루어지지 않으므로 민감한 데이터의 노출에 의한 피해 또한 다수 발생하고 있는데, 이를 해결하기 위하여 암호화 등을 통한 프라이버시 보존을 위한 연구가 꾸준히 진행되고 있다. 본 연구에서는 프라이버시가 보존된 상태에서 클라우드에 저장된 데이터를 검색함에 있어, 대수적 난제에 근거를 둔 접근 제어 기능을 내포한 소프트웨어 기반의 검색 가능한 암호화 (searchable encryption) 기법과 최근 많은 관심을 받고 있는 하드웨어 기반 클라우드 데이터 검색의 효율성 및 기능에 대한 비교 분석을 수행한다. 이를 통하여 하드웨어 기반 기법의 활용을 통한 성능 향상 가능성을 확인하고 잠재적 보안 위협을 검토한다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.44 no.11
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• pp.137-141
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• 2007

This paper proposes a cost-effective architecture design of an angle-of-arrival (AOA) estimator based on the multiple signal identification and classification (MUSIC) algerian in UWB systems adapting Multi-band OFDM (MB-OFDM) techniques with two-receive antennas. In the proposed method, by modifying the equations of algorithm in order to remove the high computational functions, the computation power can be significantly reduced without significant performance degradation. The proposed architecture is designed and verified by Verilog HDL, and implemented into 0.13um CMOS standard cell and Xilinx FPGA circuits for the estimation of hardware complexity and computation power. From the results of the implementations, we can find that the proposed circuits reduces the hardware complexity by about 43% and the estimated computation power by about 23%, respectively, compared to the architecture employing the original MUSIC algorithm.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.43 no.7 s.349
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• pp.50-57
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• 2006

Low-density parity-check (LDPC) codes are recently emerged due to its excellent performance. However, the parity check (H) matrices of the previous works are not adequate for hardware implementation of encoders or decoders. This paper proposes a hybrid parity check matrix which is efficient in hardware implementation of both decoders and encoders. The hybrid H-matrices are constructed so that both the semi-random technique and the partly parallel structure can be applied to design encoders and decoders. Using the proposed methods, the implementation of encoders can become practical while keeping the hardware complexity of the partly parallel decoder structures. An encoder and a decoder are designed using Verilog-HDL and compared with the previous results.

• Journal of Korea Multimedia Society
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• v.12 no.2
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• pp.200-208
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• 2009

JBIG2, as the next generation standard for binary image compression, must be designed in hardware modules for the JBIG2 FAX to be implemented in an embedded equipment. This paper proposes a hardware module of the high-speed Huffman coder for JBIG2. The Huffman coder of JBIG2 uses selectively 15 Huffman tables. As the Huffman coder is designed to use minimal data and have an efficient memory usage, high speed processing is possible. The designed Huffman coder is ported to Virtex-4 FPGA and co-operating with a software modules on the embedded development board using Microblaze core. The designed IP was successfully verified using the simulation function test and hardware-software co-operating test. Experimental results shows the processing time is 10 times faster than that of software only on embedded system, because of hardware design using an efficient memory usage.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.19 no.7
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• pp.1608-1616
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• 2015

This paper describes an efficient hardware implementation of lightweight encryption algorithm LEA-128/192/256 which supports for three master key lengths of 128/192/256-bit. To achieve area-efficient and low-power implementation of LEA crypto- processor, the key scheduler block is optimized to share hardware resources for encryption/decryption key scheduling of three master key lengths. In addition, a parallel register structure and novel operating scheme for key scheduler is devised to reduce clock cycles required for key scheduling, which results in an increase of encryption/decryption speed by 20~30%. The designed LEA crypto-processor has been verified by FPGA implementation. The estimated performances according to master key lengths of 128/192/256-bit are 181/162/109 Mbps, respectively, at 113 MHz clock frequency.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.12 no.5
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• pp.95-105
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• 2002

This paper describes an efficient method to implement a hardware circuit of RSA public key cryptographic algorithm, which is important to public-key cryptographic system for an authentication, a key exchange and a digital signature. The RSA algorithm needs a modular exponential for its cryptographic operation, and the modular exponential operation is consists of repeated modular multiplication. In a numerous algorithm to compute a modular multiplication, the Montgomery algorithm is one of the most widely used algorithms for its conspicuous efficiency on hardware implementation. Over the past a few decades a considerable number of studies have been conducted on the efficient hardware design of modular multiplication for RSA cryptographic system. But many of those studies focused on the decrease of operating time for its higher performance. The most important thing to design a hardware circuit, which has a limit on a circuit area, is a trade off between a small circuit area and a feasible operating time. For these reasons, we modified the Montgomery algorithm for its efficient hardware structure for a system having a limit in its circuit area and implemented the refined algorithm in the IESA system developed for ETRI's smart card emulating system.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2008.11a
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• pp.223-226
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• 2008

본 논문은 움직임 추정(motion estimation)과정에서 SAD(Sum of Absolute Difference)값을 추출하기 위해 사용되는 SAD 연산기의 게이트 수를 줄이는데 초점을 두고 하드웨어를 구현하였다. 게이트 수(gate count)를 줄이기 위한 방법으로 1의 보수 (one's complement)의 수 체계를 이용하였다. 하드웨어 구현 결과, 게이트 수를 약 $12%{\sim}25%$ 줄일 수 있었다.

• 한국정보교육학회:학술대회논문집
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• 2005.08a
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• pp.331-338
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• 2005

교육정보자원이란 초 중등학교의 교수 학습을 위해 수행되는 하드웨어, 소프트웨어, 인적자원, 네트워크 자원 등을 의미한다. 이러한 교육정보자원은 2차례에 걸친 교육정보화 종합계획에 의해 각급 학교로 보급이 되었고 이에 따라 학교에서는 많은 교육정보자원을 구비하게 되었다. 그러나 현재 학교에 보급된 교육정보자원은 교사들의 필요성이나 요구 등을 고려하기보다 교육청 위주의 일괄적인 구입 및 보급에 치중하거나 다른 기타 이유로 내실 있는 운영이 이루어지고 있지 않은 형편이다. 따라서 본 연구는 보급된 교육정보자원의 효율적인 운영을 위해 현재까지 보급된 교육정보자원 중에서 특히 하드웨어 및 소프트웨어 자원을 중심으로 현재의 상태 파악하고 문제점을 도출하여 보다 내실있는 운영 방안을 마련하고자 한다.

• Proceedings of the Korean Information Science Society Conference
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• 2003.10c
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• pp.625-627
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• 2003

최근 IPv6의 도입에 있어서 중요한 과제인 IPv6­IPv4 프로토콜 변환기에 대한 연구 및 구현이 활발히 이루어지고 있다. 그러나 기존에 구현된 IPv6­IPv4 프로토콜 변환기는 운영 체제에 종속적인 소프트웨어로서, 소프트웨어 TCP/IP 자체가 가지는 오버헤드와 비효율적인 메모리 접근 방식으로 인하여 성능이 제한되는 문제점이 있다. 이러한 문제를 해결하기 위하여 성능 분석을 통해 고성능 IPv6­IPv4 프로토콜 변환기의 구현 방법에 대한 연구가 진행되었고, 이에 대한 결과로서 하드웨어 기반의 IPv6­IPv4 프로토콜 변환기인 64Translator가 제안되었다. 이러한 64Translator는 다양한 응용을 지원하기 위해 DNS와 FTP에 대한 응용 프로토콜 변환 모듈을 필요로 하는데, 이는 하나의 모듈로 통합되기 위해 하드웨어로 구현되어야 한다. 이에 본 논문에서는 DNS와 FTP에 대한 응용 프로토콜 변환 모듈을 하드웨어로 설계 및 구현하였고, 이를 64Translator에 통합하여 시뮬레이션과 시험망에서의 테스트를 수행함으로써 기능을 검증하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2008.06b
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• pp.568-571
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• 2008

하드웨어 개발에 있어서 데이터의 신속한 처리와 공정의 저렴한 비용을 위해 회로의 많은 부분이 게이트 레벨에서 구현된다. 기능 검사는 하드웨어 개발에 있어서 설계의 기능을 분석하는 중요한 설계 흐름이다. 기존의 기능 검사는 사용자의 요구에 의해 하드웨어 시스템이 복잡해지고 개발 주기가 점점 빨라지는 시장의 특성으로 인해 설계자에게 시간적 경제적인 부담감을 준다. 본 연구에서는 설계자에게 가중되는 부담을 극복하고 보다 효율적인 기능 검사를 위해 모델 체킹을 동치성 검사에 적용하는 방법을 제안하고자 한다.