• 한국통신학회논문지
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• 제27권7A호
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• pp.683-694
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• 2002

본 논문에서는 2D DWT(Discrete Wavelet Transform)를 이용하여 디지털 영상압축기를 FPGA에서 실시간 동작이 가능하도록 설계하였다. 구현된 웨이블릿을 이용한 영상압축기는 필터링을 수행하는 커널부와 양자화 및 허프만 코딩을 수행하는 양자화/허프만 코더부, 외부 메모리와의 인터페이스를 위한 메모리 제어부, A/D 컨버터로부터 영상을 받아들이기 위한 입력 인터페이스부, 불규칙적인 길이의 허브만 코드값을 32비트의 일정길이로 구성하는 출력 인터페이스부, 메모리와 커널사이 데이터를 정렬하는 메모리 커널 버퍼부, PCI와의 연결을 위한 PCI 입/출력부 그리고 그 밖에 타이밍을 맞추기 위한 여러 작은 모듈들로 구성된다. 열방향 읽기 동작을 행방향 읽기 동작으로 수행하기 위한 메모리 사상방식을 사용하여 외부 메모리에 영상을 저장하고 열방향의 수직 필터링 시 효율적으로 데이터를 메모리로부터 읽을 수 있게 한다. 전체적인 동작은 A/D 컨버터의 필드 신호에 동기하여 전체 하드웨어는 필드 단위로 파이프라인 동작을 하고 필드 단위의 동작은 DWT의 웨이블릿 필터링 레벨에 따라서 동작이 구분된다. 구현된 하드웨어는 APEX2KC EP20K600CB652-7의 FPGA 디바이스에서 11119(45%)개의 LAB와 28352(9％)개의 ESB를 사용하여 하나의 FPGA내에 사상될 수 있었고 부가적인 외부 회로의 필요없이 단일 칩으로써 웨이블릿을 이용한 영상압축을 수행할 수 있었다. 또한 33MHz의 속도에서 초당 30 프레임의 영상을 압축할 수 있어 실시간 영상 압축이 가능하였다.

• 경영과정보연구
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• 제39권3호
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• pp.17-35
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• 2020

본 연구는 의료 SCM 경쟁역량 강화를 위해 빅데이터 분석을 통한 물류공동화 시스템 도입의 필요성을 역설하면서 고객 니즈를 반영한 현 상황 시나리오 비즈니즈 모델을 개발하는 것이다. 물류공동화 사용의도에 필요한 의료 SCM 경쟁역량으로써는 협업시스템, 가격리더십, 인도속도, 프로세스유연성으로 구분하여 살펴보았다. 의료기관 간의 업무 효율화를 실현하기 위해 가장 중요한 고려 사항을 분석한 워드클라우드(wordcloud) 결과는 돌발상황, 정보공유, 배송, 실시간, 배송, 편리성 등의 단어가 많이 언급되었다. 주말에 긴급 돌발상황에 즉각적 대응을 할 수 있는 시스템 구축의 필요성을 피력한 것으로 해석할 수 있다. 또한 소통과 편리성의 추구와 더불어 재고관리의 효율성을 기할 수 있는 실시간 정보공유의 중요성을 엿볼 수 있다. 따라서 빅데이터 분석을 통한 실시간으로 물류파이프라인의 가시성을 높일 수 있는 비즈니스모델의 지향을 현장에서 필요로 한다는 판단이다. 의료 SCM 경쟁역량에 대한 공급사슬네트워크의 적응성의 효과를 분석함으로써 경쟁역량의 획득이 물류공동화 실행을 통해서 이루어질 수 있음을 밝히게 되었다. 물류공동화와 같은 파트너십이 강화될수록 결국 SCM 경쟁역량으로 이어지게 될 것이다. 의료기관의 공동물류화 시스템이 기업 상호간의 파트너십의 활성화를 유도할 수 있는 방향으로 기업 간 전략적인 접근을 모색하여 SCM 경쟁역량을 높일 수 있도록 하여야 할 것이다. 특히 물류공동화 시스템 구축에 따른 빅데이터 분석을 통하여 HSCM의 활용도 모색을 강구해 나가야 할 것이다.

• Journal of Advanced Marine Engineering and Technology
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• 제39권4호
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• pp.412-417
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• 2015

IMO MEPC에서는 해양환경 보호를 위해서 선박으로부터 배출되는 배기가스 규제를 날로 점점 강화하고 있다. 특히, 2016년부터 건조되어 국제항해를 하는 모든 신조 선박에 대한 질소산화물(NOx) 배출량은 Tier-III 규제를 만족하게 되어 있다. 본 연구에서는 선박용으로 개발된 NOx 저감용 SCR(선택적 환원 촉매) 시스템을 기존 선박의 디젤발전기에 설치하여 NOx 저감성능을 파악하고자 하였다. 본 연구를 위하여 목포해양대학교 실습선 새누리호 디젤발전기의 배기 파이프라인을 개조 공사하여 요소 SCR 시스템을 설치하였으며, 요소 용액(40%) 분사 방법은 수동 모드와 PLC를 통한 자동 모드로 나누어 두 가지 방법으로 실험을 하였다. 수동 모드 방법을 통하여 암모니아 슬립 발생구간을 찾을 수 있었으며, 엔진부하별(25, 35 및 50%)로 최적의 요소 분사량을 조절할 수 있었다. 부하를 Down-Up(25%에서 50%로 올리면서) 시보다도 Up-Down(50%에서 25%로 내리면서) 시에 NOx 저감성능이 더 좋음을 알 수 있었으며, 본 바나듐계 촉매가 사용된 SCR 시스템을 기존 선박의 디젤발전기에 설치하여 질소산화물이 80% 이상 절감됨을 확인할 수 있었다.

• 대한전자공학회논문지SD
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• 제45권3호
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• pp.60-68
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• 2008

본 논문에서는 10비트 해상도를 가지면서 0.5V부터 1.2V까지의 전원 전압에서 10MS/s 이상 100MS/s 까지 재구성이 가능한 저전력 2단 파이프라인 ADC를 제안한다. 제안하는 ADC는 0.5V의 전원 전압 조건에서도 10비트 해상도를 얻기 위해 입력단 SHA 회로에는 낮은 문턱 전압을 가지는 소자를 사용한 게이트-부트스트래핑 기법 기반의 샘플링 스위치를 사용하였으며, SHA 회로와 MDAC 회로에 사용된 증폭기에도 넓은 대역폭을 얻기 위해 입력단에는 낮은 문턱 전압을 가지는 소자를 사용하였다. 또한 온-칩으로 집적된 조정 가능한 기준 전류 발생기는 10비트의 해상도를 가지고, 넓은 영역의 전원 전압에서 동작할 수 있도록 증폭기의 정적 및 동적 성능을 최적화시킨다. MDAC 회로에는 커패시터 열의 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 전 방향 대칭 구조의 레이아웃 기법을 제안하였다. 한편, flash ADC 회로 블록에는 비교기에서 소모되는 전력을 최소화하기 위해 스위치 기반의 바이어스 전력 최소화 기법을 적용하였다. 시제품 ADC는 0.13um CMOS 공정으로 제작되었으며, 측정된 최대 DNL 및 INL은 각각 0.35LSB 및 0.49LSB 수준을 보인다. 또한, 0.8V의 전원 전압 60MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 56.0dB, 69.6dB이고, 19.2mW의 전력을 소모하며, ADC의 칩 면적은 $0.98mm^2$이다.

• 대한전자공학회논문지SD
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• 제45권3호
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• pp.77-85
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• 2008

본 논문에서는 TFT-LCD 디스플레이 및 디지털 TV 시스템 응용과 같이 고속으로 동작하며 고해상도, 저전력 및 소면적을 동시에 요구하는 고화질 영상시스템 응용을 위한 12비트 130MS/s 108mW $1.8mm^2$ 0.18um CMOS ADC를 제안한다. 제안하는 ADC는 3단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리 속도에서 전력 소모 및 면적을 최적화하였다. 입력단 SHA 회로에는 Nyquist 입력에서도 12비트 이상의 정확도로 신호를 샘플링하기 위해 게이트-부트스트래핑 회로를 적용함과 동시에 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용하여 12비트에 필요한 높은 DC 전압 이득과 충분한 위상 여유를 갖도록 하였으며, MDAC의 커패시터 열에는 높은 소자 매칭을 얻기 위하여 각각의 커패시터 주위를 공정에서 제공하는 모든 금속선으로 둘러싸는 3차원 완전 대칭 구조를 갖는 레이아웃 기법을 적용하였다. 한편, 제안하는 ADC에는 전원 전압 및 온도에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.69LSB, 2.12LSB의 수준을 보이며, 동적 성능으로는 120MS/s와 130MS/s의 동작 속도에서 각각 최대 53dB, 51dB의 SNDR과 68dB, 66dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.8mm^2$이며 전력 소모는 1.8V 전원 전압과 130MS/s에서 108mW이다.

• 전자공학회논문지
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• 제51권11호
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• pp.66-72
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• 2014

Histogram of oriented gradient (HOG) 특징은 영상 기반 보행자 인식에서 널리 사용되고 있다. HOG 특징을 이용한 보행자 인식의 인식률을 높이는데 가장 중요한 역할을 하는 것은 보간 기술이다. HOG 특징 연산에 보간 기술을 적용하기 위해서는 각 픽셀의 기울기 방향에 가장 근접한 두 개의 기울기 방향 bin과 가중치를 계산해야 한다. 따라서 본 논문에서는 HOG 특징 연산에 적용하기 위한 효율적인 기울기 방향 bin 및 가중치 연산 회로를 제안한다. 제안하는 회로는 탄젠트 함수와 나눗셈 연산을 피하기 위해 미리 계산된 값을 테이블로 지정하여 사용하였으며, 탄젠트 함수와 가중치 값의 특성을 이용함으로써 회로 내 테이블의 크기를 최소화하였다. 또한 처리 속도 향상을 위해 파이프라인 구조를 적용하였으며, 효율적인 coarse 및 fine 탐색 방법을 적용하여 각 픽셀에 대한 기울기 방향 bin과 가중치를 두 클락 사이클 내에 계산한다. 본 논문에서 제안하는 회로는 $1^{\circ}$ 단위로 기울기 방향을 계산하여 기울기 방향 bin과 가중치를 모두 결정하기 때문에 HOG 특징을 위한 보간 기술에 적용되어 높은 인식률을 제공하기 위해 사용될 수 있다.

• 한국지반신소재학회논문집
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• 제16권2호
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• pp.139-148
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• 2017

상하수도관의 파손에 따라 발생하는 지반함몰은 최근 많은 도시에서 증가하고 있다. 이는 도시의 노후화에 따른 파이프라인의 노후화에 기인한다. 하수도의 파손에 따른 지반함몰특성은 최근 많은 연구들을 통해 밝혀지고 있지만, 상수도에 의한 지반함몰 특성 연구는 미진한 상태라 할 수 있다. 본 연구에서는 상수도관의 파손에 따른 매설관 상부지반의 지반함몰 발생메카니즘을 알아보기 위해 지반특성과 상수도관에서의 압력 및 속도수두에 따른 지반붕괴특성을 실내모형시험을 통해 고찰하였다. 상수도관의 매설상태를 고려하여 상대밀도와 세립토의 함유량에 따라 비교분석하였다. 상대밀도와 침투압이 작은 경우에는 소규모지반함몰이 발생할 수 있고, 반대인 경우에는 지중공동이 크게 발생하면서 일정시간이 지난 후 지표면으로 확대되어 발생하는 것을 알 수 있었다. 또한, 지중 깊은 곳에서 침투압에 의한 토사유출이 발생한 이후 형성된 지반공동은 장시간동안 지표면 부근에서 일정한 강도를 유지하고, 지반공동이 장기간 유지될 수 있음을 알 수 있었다.

• 한국통신학회논문지
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• 제28권4C호
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• pp.365-373
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• 2003

본 논문에서는 수정 유클리드 알고리즘을 기반으로 임의의 메시지 길이 k 뿐 아니라 임의의 블록 길이 n를 갖는 RS 부호를 복호할 수 잇는 적응형 RS 복호기를 설계한다. 설계된 복호기는 임의의 길이를 갖는 단축형 RS 부호의 복호 전에 영들을 추가하지 않아도 되므로 단축형 RS 부호에 특히 유리하다. 또한 이들 RS 부호의 오류정정 능력 t의 값을 매 부호어 블록마다 실시간으로 변화시킬수 있으므로 응답 채널이 유용한 경우 채널의 시변 잡음 레벨에 적응적으로 오류 정정 능력을 변화시킬 수 있다. 제시된 복호기 구조는 수정 유클리드 알고리즘에 기반한 4단계는 파이프라인 처리를 수행한다 : (1) 신드롬 계산 (2) MEA 블록 (3) 에러크기 계산 (4) 복호기 실패 검사. 각 단계는 가변 길이의 RS 복호에 적합한 구조를 갖도록 설계된다. 수정 유클리드 알고리즘(MEA) 블록의 새로운 구조를 제시하고, 에러의 크기 계산을 위한 다항식 평가를 위해 역순 출력을 갖는 다항식 평가 회로를 채용한다. MEA 블록은 연산 셀들의 멀티플렉싱 기법과 배속의 전용 클럭 기법(overclocking)을 적용하여 간단한 하드웨어로써 처리 속도를 유지하도록 하였다. 최대 오류정정 능력이 10인 GF($2^8$) 상의 적응형 RS 부호를 VHDL로 설계하고, FPGA에 성공적으로 합성하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.444-447
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• 2011

본 논문에서는 H.264/AVC 복호기의 병렬 역변환 구조와 공통연산기 구조를 갖는 역양자화 구조를 제안한다. 제안하는 역양자화 구조는 하나의 공통 연산기를 사용함으로써 하드웨어 면적 및 계산 복잡도가 감소한다. 역변환 구조는 1개의 수평 DCT 연산기와 4개의 수직 DCT 연산기를 갖는 병렬구조를 적용하여 역변환 과정을 수행하는데 4 사이클이 소요된다. 또한 역변환 및 역양자화 구조에 2단 파이프라인 구조를 적용하여 1개의 $4{\times}4$ 블록을 처리하는데 5 사이클이 소요되어 수행 사이클 수를 감소시킨다. 제안하는 역변환 및 역양자화 구조를 Magnachip 0.18um CMOS 공정 라이브러리를 이용하여 ASIC 칩으로 설계한 결과 13MHz의 동작 주파수에서 게이트 수는 14.3K이고 제안한 역양자화 구조의 면적은 기존 구조 대비 39.6% 감소되었고, 표준 참조 소프트웨어 JM 9.4에서 추출한 데이터를 이용하여 성능을 측정한 결과 제안하는 구조의 수행 사이클 수가 기존 구조 대비 49.09% 향상되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.431-435
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• 2011

본 논문에서는 H.264/AVC CAVLC 부호기의 성능 향상을 위해 변환계수의 재정렬 과정이 필요 없는 탐색기법을 제안한다. 기존의 CAVLC 부호기는 변환계수의 재정렬 과정이 포함되어 변환계수를 저장해야 할 버퍼와 버퍼제어를 위한 추가적인 사이클이 필요하므로 하드웨어 면적이 증가하고 불필요한 사이클이 수행된다. 제안한 탐색기법은 CAVLC의 파라미터 중에 Level을 역방향 탐색기법으로 계산하고 그 외 파라미터들은 순방향 탐색기법으로 계산하여 변환계수의 재정렬 과정을 수행하지 않는다. 또한, 제안한 CAVLC 부호기에 조기 종료 모드를 적용하고 3단 파이프라인 구조를 사용하여 CAVLC의 수행 사이클 수를 감소시켰다. 제안한 CAVLC의 하드웨어 구조를 매그나칩 공정 $0.18{\mu}m$ 셀라이브러리로 합성한 결과, 최대동작 주파수는 125MHz이며 게이트 수는 15.6k이다. 제안한 CAVLC의 하드웨어 구조를 H.264/AVC 표준 참조 소프트웨어 JM13.2에서 추출한 데이터를 이용하여 테스트한 결과, $16{\times}16$ 매크로블록을 처리하는데 평균적으로 66.6사이클이 소요되어 기존의 CAVLC 부호기보다 성능이 13.8% 향상됨을 확인하였다.