• 한국정보전자통신기술학회논문지
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• 제13권2호
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• pp.169-175
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• 2020

본 논문은 SET에 노출된 전자기기는 불규칙한 작동 및 출력 오류를 나타낼 수 있으므로 집적회로에서 SET 상황에 대해서 연구하였다. 폴디드 캐스코드 비교기에서 지수정류파(iexp)을 이용하여 SET 환경을 설정하였다. 비교기가 SET에 의해 어떤 영향이 있는지에 대해 실험하였다. SET현상을 발생시키지 않은 폴디드 비교기에서는 전파 지연은 0.26㎲, 이득은 0.649으로 측정되었다. SET현상을 발생시킨 폴디드 비교기에서 출력단과 가까운 MOSFET는 민감하게 측정되었으며 전파 지연은 0.36~0.37㎲,이득은 0.649로 계산되었다. 중간에 위치한 MOSFET는 0.28~0.30㎲, 이득은 0.649로 계산되었다. 폴디드 비교기에서 출력단과 가장 멀리 떨어져 있는 MOSFET는 전파지연이 0.25~0.26㎲, 이득은 0.649로 계산되었다. SET 환경에서, 폴디드 비교기에서 출력부분에 가까이 있는 MOSFET는 민감하였다. 그리고 출력부분과 멀리 떨어져 있는 MOSFET에서는 SET를 입력하지 않은 정상적인 폴디드 비교기와 같은 결과를 얻었다.

• 대한전자공학회논문지SD
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• 제47권4호
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• pp.62-68
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• 2010

본 논문에서는 주로 소면적 구현을 위하여 세그먼트 부분 정합 기법을 적용한 10비트 100MS/s DAC를 제안한다. 제안하는 DAC는 비교적 적은 수의 소자로도 요구되는 선형성을 유지하면서 고속으로 부하저항의 구동이 가능한 세그먼트 전류 구동방식 구조를 사용하였으며, 제안하는 세그먼트 부분 정합 기법을 적용하여 정합이 필요한 전류 셀들의 숫자와 크기를 줄였다. 또한, 전류 셀에는 작은 크기의 소자를 사용하면서도 높은 출력 임피던스를 얻을 수 있도록 이중-캐스코드 구조를 채용하였다. 시제품 DAC는 0.13um CMOS 공정으로 제작되었으며, 유효 면적의 크기는 $0.13mm^2$이다. 시제품 측정 결과, 3.3V의 전원전압과 $1V_{p-p}$의 단일 출력 범위 조건에서 $50{\Omega}$의 부하저항을 구동할 때 DNL 및 INL은 각각 -0.73LSB, -0.76LSB 수준이며, SFDR은 100MS/s의 동작 속도에서 최대 58.6dB이다.

• 대한전자공학회논문지SD
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• 제48권12호
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• pp.91-96
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• 2011

본 논문에서는 전류 모드 동작에 기반한 IEEE 802.15.4 규격을 만족하는 2.4GHz 저전력 직접 변환 송신기를 제안하고 $0.13{\mu}m$ CMOS 공정을 이용하여 구현하였다. 제안된 송신기는 디지털-아날로그 변환기, 저역통과 필터, 가변 이득 I/Q 상향 혼합기, 구동 증폭기 및 LO 버퍼를 포함하는 주파수 나누기 2회로로 구성되어 있다. 디지털-아날로그 변환기와 저역통과 필터(LPF), 가변이득 I/Q 상향 혼합기의 트랜스컨덕터 단을 하나의 전류 미러 회로로 합친 간단한 구조를 제안하여 전력 소모를 줄이면서 선형성을 향상할 수 있도록 하였다. 구동 증폭기는 캐스코드 타입의 증폭기로 제어 신호를 이용하여 이득을 조절할 수 있게 하였고, 외부 4.8GHz 신호를 받아 주파수 나누기 2 전류 모드 로직 (CML) 회로를 사용하여 2.4GHz I/Q 차동 LO 신호를 생성하도록 설계하였다. 구현한 송신기는 30dB의 이득 조정 범위를 가지면서 0dBm의 최대 출력 신호에서 33dBc의 LO 누설 성분, 40dBc의 3차 하모닉 성분의 특성을 보이며, 구현한 칩의 면적은 $1.76mm{\times}1.26mm$으로 전력소모는 1.2V 단일 전원 전압으로부터 10.2mW이다.

• 한국정보통신학회논문지
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• 제23권6호
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• pp.719-725
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• 2019

본 연구에서는 2.4-GHz CMOS 전력 증폭기의 저 출력 전력 영역에서의 전력 변환 효율을 개선시키기 위한 이중모드 증폭기 구조를 제안하였다. 이를 위하여 출력 정합 회로 및 발룬의 역할을 하는 출력부 변압기의 1차 측을 두 개로 나누고, 그 중 하나는 전력 증폭단의 출력부와, 나머지 하나는 구동 증폭단의 출력부와 연결 되도록 구성하였다. 이를 통하여, 전력 증폭기가 고 출력 전력 영역에서 동작 할 경우, 일반적인 전력 증폭기 동작과 동일하게 동작 하며, 반대로 전력 증폭기가 저출력 전력 영역에서 동작 할 경우, 전력 증폭단은 작동을 하지 않으며, 구동 증폭단의 출력이 전력 증폭기의 최종 출력부로 전달 되도록 구성하였다. 이 경우, 저출력 전력 영역에서는 전력 증폭단에서의 dc 전력소모가 원천적으로 차단되기 때문에 저출력 전력 영역에서의 전력 변환 효율을 개선시킬 수 있다. 제안하는 구조는 180-nm RFCMOS 공정을 통해 설계된 2.4-GHz 전력 증폭기의 측정을 통하여 그 효용성을 검증하였다.

• 전자공학회논문지C
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• 제36C권12호
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• pp.20-26
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• 1999

QPSK 통신 방식의 고속 통신 단말기에 필요한 저 전력 3V 6-bit 100MSPS CMOS ADC를 설계하였다. 제안된 ADC는 폴딩 블록, 래치 블록과 디지털 블록으로 구성하였다. 인터폴레이션 블록에서 pMOS를 전류원과 캐스코드형태로 합성하여 기존의 블록보다 선형적인 폴딩신호를 얻었으며 Kickback를 감소시키는 새로운 래치구조로 고속 ADC를 구현하였다. 설계된 칩의 Post-layout 시뮬레이션을 통하여 각 부분의 성능을 평가하였으며, 0.65um 2-poly 2-metal CMOS 공정으로 칩을 제작하였다. 제작된 칩은 대략 $1500{\mu}m{\times}1000{\mu}m$의 유효 칩 면적을 가지며, 실험결과 100MSPS의 속도로 3V 전원에서 40mW의 전력을 소모하며 INL은 ${\pm}0.6LSB$ 이내, DNL은 ${\pm}0.5LSB$ 이내, SNDR은 10MHz 입력 주파수에서 약 33dB의 실험결과를 얻었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.838-841
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• 2012

본 논문에서는 온도변화에 따른 회로 손상이나 성능 저하를 피하기 위해서 회로 안에 내장할 수 있는 온도 센서 회로를 설계하였다. 일반적인 PTAT회로를 사용하여 온도감지를 하고, 스위치를 내장시켜 회로 동작이 불가능할 정도로 IC 내부 온도가 높을 때는 절전모드로 동작하게 하였다. 또한, 전류미러 및 캐스코드회로를 사용함으로서 전류 정합특성을 향상시켰다. 시뮬레이션 결과 $75^{\circ}C$일 경우 약 1V, $130^{\circ}C$일 경우 1.75V를 출력전압을 발생하였으며, 절전모드의 경우 0V~7uV까지 즉 거의 0V에 가까운 출력전압을 발생함을 확인 할 수 있었다.

• 대한전자공학회논문지SD
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• 제48권12호
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• pp.45-51
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• 2011

본 논문에서는 $0.13{\mu}m$ CMOS 공정을 사용하여 800MHz~5.8GHz 대역 내 다양한 무선통신 표준을 포함하는 광대역 저잡음 증폭기(wideband-LNA)를 구현하였다. 저잡음 특성을 개선하기 위하여 제작한 LNA는 두 단으로 구성되었으며, 입력캐스코드 단 및 잡음신호만을 상쇄시키는 출력 버퍼단으로 구성하였다. 또한, 피드백 저항을 이용함으로써, 광대역 임피던스 매칭 효과 및 넓은 대역폭을 구현하였다. 측정결과, 811MHz~5.8GHz의 주파수 응답과 대역폭 내에서 최대 11.7dB의 전력이득 및 2.58~5.11dB의 잡음지수(NF)를 얻었다. 제작한 칩은 $0.7{\times}0.9mm^2$의 면적을 가지며 1.2V의 전원전압에서 12mW의 낮은 전력을 소모 한다.

• 대한전자공학회논문지TC
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• 제44권7호통권361호
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• pp.41-46
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• 2007

본 논문은 두 개의 공통 게이트 증폭단을 사용한 캐스코형 CMOS 저잡음 증폭기의 후치 선형화 기법을 제안한다. 제안된 기법은 두 개의 공통 게이트 FET 단을 사용하며, 한 FET는 공통 소스단에서 전달된 전류 성분 중 선형 전류 성분만을 부하에 전달하고, 다른 한 단은 3차 혼변조 전류를 흡수하도록 동작한다. 선형 전류 성분과 혼변조 전류 성분을 선택적으로 분류하기 위해 $0.18{\mu}m$ CMOS 공정에서 제공되는 후막 (thick oxide) FET를 혼변조 전류 흡수용 FET로, 박막 (thin oxide) FET를 선형 전류 버퍼로 사용하였다. 제안된 방법을 검증하기 위해 $0.18{\mu}m$ CMOS 공정을 이용하여 2.14GHz에서 동작하는 저잡음 증폭기를 설계하였다. 제작된 차동 증폭기는 1.8V 전원에서 12.4mA를 소모하며, 측정 결과로 11 dBm IIP3, 15.5 dB 전력이득, 그리고 2.85 dB 잡음지수를 특성을 얻었다. 이는 후치 선형화가 없는 회로에 비해 7.5dB의 $IIP_{3}$ 개선된 결과이다.