일반적으로 암호연산이 수행되는 IC 칩 회로는 강한 전자기 신호를 외부로 방사시키는 경향이 있다. 암호 칩 근방에서 루프 안테나와 같은 전력 수집 계측 장비를 활용하면 계측된 전자기 신호에 의해 암호 키의 동정이 가능하다. 이와 같은 비침투형 공격에 대응하기 위한 한 방법으로서 IC 칩 외부로 방사되는 전자기 신호를 억압하기 위해 칩 상부에 다중 유전체 슬래브 구조를 가지도록 구성하는 방법을 도입하였다. 다중 유전체 슬래브는 Bragg 반사특성을 가지도록 적절하게 구성하여 구현하였고 반사응답 특성을 구하여 그 유효성을 검증하였다. 실험결과로서 유전체 코팅의 두께는 2mm로서 수직 입사파에 대한 반사응답 특성은 91% 수준을 달성하였다.
Drop impact reliability assessment of solder joints on the flip chip is one of the critical issues for micro system packaging. Our previous researches have been showing that new solder ball compositions of Sn-3.0Ag-0.5Cu has better mechanical reliability than Sn-1.0Ag-0.5Cu. In this paper, dynamic reliability analysis using Finite Element Analysis (FEA) is carried out to assess the factors affecting flip chip in drop simulation. The design parameters are size and thickness of chip, and size, pitch and array of solder ball with composition of Sn1.0Ag0.5Cu. The board systems by JEDEC standard including 15 chips, solder balls and PCB are modeled with various design parameter combinations, and through these simulations, maximum yield stress and strain at each chip are shown at the solder balls. It is found that larger chip size, smaller chip array, smaller ball diameter, larger pitch, and larger chip thickness have bad effect on maximum yield stress and strain at solder ball of each chip.
모바일 정보통신기기를 중심으로 전자패키지의 초소형화, 고집적화를 위해 플립칩 공법의 적용이 증가되고 있는 추세이다. 플립칩 패키징 접합소재로는 솔더, ICA(Isotropic Conductive Adhesive), ACA(Anisotropic Conductive Adhesive), NCA(Non Conductive Adhesive) 등과 같은 다양한 접합소재가 사용되고 있다. 최근에는 언더필을 사용하는 플립칩 공법보다 미세피치 대응성을 위해 NCP를 이용한 플립칩 공법에 대한 요구가 증가되고 있는데, NCP의 상용화를 위해서는 공정성과 함께 신뢰성 확보가 필요하다. 본 연구에서는 LDI(LCD drive IC) 모듈을 위한 COF(Chip-on-Film) 플립칩 패키징용 NCP 포뮬레이션을 개발하고 이를 적용한 COF 패키지의 신뢰성을 조사하였다. 테스트베드는 면적 $1.2{\times}0.9mm$, 두께 $470{\mu}m$, 접속피치 $25{\mu}m$의 Au범프가 형성된 플리칩 실리콘다이와 접속패드가 Sn으로 finish된 폴리이미드 재질의 flexible 기판을 사용하였다. NCP는 에폭시 레진과 산무수물계 경화제, 이미다졸계 촉매제를 사용하여 다양하게 포뮬레이션을 하였다. DSC(Differential Scanning Calorimeter), TGA(Thermogravimetric Analysis), DEA(Dielectric Analysis) 등의 열분석장비를 이용하여 NCP의 물성과 경화거동을 확인하였으며, 본딩 후에는 보이드를 평가하고 Peel 강도를 측정하였다. 최적의 공정으로 제작된 COF 패키지에 대한 HTS (High Temperature Stress), TC (Thermal Cycling), PCT (Pressure Cooker Test)등의 신뢰성 시험을 수행한 결과 양산 적용 가능 수준의 신뢰성을 갖는 것을 확인할 수 있었다.
반도체 플립칩 패키지에서 구리기둥 범프 기술은 미세 피치 및 높은 I/O 밀도로 인해 기존의 솔더 범프 접합 기술을 대체하는 중이다. 그러나 구리기둥 범프는 리플로우 접합 공정 사용 시, 구리 범프의 높은 강성으로 인해 패키지에 높은 응력을 초래한다. 따라서 최근에 플립칩 공정에서 발생하는 패키지의 높은 응력 및 휨을 감소시키기 위해 열압착 공정 기술이 시도되고 있다. 본 연구에서는 플립칩 패키지의 열압착 공정과 리플로우 공정에서 발생하는 휨에 대해 수치해석을 이용하여 분석하였다. 패키지의 휨 최소화를 위한 본딩 공정 조건 최적화를 위해 본딩 툴 및 스테이지의 온도, 본딩 압력에 대한 휨 영향을 검토하였다. 또한 칩과 기판의 면적 및 두께가 패키지의 휨에 주는 영향을 분석하였다. 이를 통해, 향후 미세피치 접합부 형성 시 휨 및 응력을 최소화하기 위한 가이드라인을 제시하고자 하였다.
InGaN LED에서 칩 구조 및 칩마운트 구조에 따른 광추출효율의 변화를 Monte Calo 기법을 이용하여 해석하였다. Simulation을 통해 얻은 중요한 결론의 하나는, InGaAlP 또는 InGaN/SiC LED의 경우에서는 달리, InGaN/sapphire LED의 경우 칩의 측 벽면 기울임 기법의 광추출효율 개선효과가 상대적으로 미미하다는 점이다. InGaN/SiC LED의 경우와는 달리, 기판으로 사용되는 sapphire의 굴절률이 상대적으로 작아서 생성된 광자들이 기판으로 넘어가는데 전반사장벽을 만나게 되어, 많은 광자들이 기판으로 넘어가지 못하고 두께가 매우 얇은 반도체 결정층에 갇히는 현상 때문이다. 동일한 현상은 epi-down 구조의 칩 마운트에서 광추출효율이 크게 개선되지 못하는 원인으로도 작용하게 된다. 광추출효율 관점에서의 epi-down 구조의 InGaN/sapphire LED가 갖고 있는 잠재력을 살리기 위한 방법의 하나는 기판-에피택시 계면을 texturing 하는 것이라고 할 수 있는데, 이 경우 생성된 광자들이 다량기판으로 넘어갈 수 있게 되어 광추출효율이 현저하게 개선된다.
X7R 특성을 가지는 적층 칩 캐패시터 제작시 그린시트의 두께에 따라 유전율, 절연파괴 전압. C-V특성이 변화되며 특히, 그린시트의 두께는 C-V특성에 중요한 인자임을 확인할 수 있었다. 적층수 증가에 따른 특성 검토시 80층 이상부터 재료의 물성 변화로 예상되는 특성을 볼 수 있으며 특히 전류-전압특성에서의 층수 증가에 따른 영향을 몰 때 유전체 조성 및 공정조건을 최적화하여야 함을 확인하였다.
전기도금법으로 Cu 머쉬룸 범프를 형성하고 Sn 기판 패드에 플립칩 본딩하여 Cu 머쉬룸 범프 접속부를 형성하였으며, 이의 접속저항을 Sn planar 범프 접속부와 비교하였다. $19.1\sim95.2$ MPa 범위의 본딩응력으로 형성한 Cu머쉬룸 범프 접속부는 $15m\Omega$/bump의 평균 접속저항을 나타내었다. Cu머쉬룸 범프 접속부는 Sn planar범프 접속부에 비해 더 우수한 접속저항 특성을 나타내었다. 캡 표면에 $1{\sim}w4{\mu}m$ 두께의 Sn 코팅층을 전기도금한 Cu 머쉬룸 범프 접속부의 접속저항은 Sn 코팅층의 두께에 무관하였으나 캡 표면의 Sn코팅층을 리플로우 처리한 Cu머쉬룸 범프 접속부에서는 접속저항이 Sn 코팅층의 두께와 리플로우 시간에 크게 의존하였다.
고구마 칩의 최적 제조 조건 확립과 적합품종을 선정하기 위하여 신자미, 주황미 및 하얀미를 시료로 세절 두께(1~3 mm), 침지 당액 농도(15~30%), 데치기 시간(15~60 sec), 굽기 온도($110{\sim}140^{\circ}C$) 및 굽기 시간(23~31 min)을 달리하여 칩을 제조하고, 각 조건별 관능평가와 파괴강도를 측정하였다. 품종 별 최적 제조 조건은 신자미는 각각 1 mm, 20%, 45 sec, $120^{\circ}C$ 및 31 min이었으며, 주황미는 1 mm, 25%, 45 sec, $130^{\circ}C$ 및 29 min이었고, 하얀미는 1 mm, 25%, 30 sec, $130^{\circ}C$ 및 27 min이었다. 칩 제조 후 유리당 함량은 증가하였으며, maltose는 원료에서 검출되지 않았으나, 칩에서 3.85~13.50% 범위에서 증가하였고, sucrose 함량은 10.31~20.67% 범위에서 25.24~34.06% 범위로 칩 제조 시 증가하였다. 칩의 관능특성에 영향을 미치는 요인은 fructose, maltose, sucrose 함량, b-value 및 failure stress로 나타났다. 이러한 결과는 칩의 제조 시 적합한 품종의 선택과 품종에 따른 최적 제조 조건의 설정이 필요할 것으로 판단되며, 주황미가 칩의 제조에 가장 적합한 것으로 판단되었다.
캐패시터, 인덕터 등의 전자부품들은 적층기술 및 표면 실장 기술 등을 이용하여 적층형 칩형태로 제작되고 있다. 적층형 칩형태의 전자부품들은 전자기적 특성을 부여하는 세라믹스와 전극역할을 하는 금속으로 구성되어 있으며, 전극 부분은 크게 내부전극과 외부전극으로 구분된다. 고장이 발생하게 되면 고장의 형태를 의미하는 고장모드(failure mode)와 제품을 고장에 이르게하는 물리, 화학적, 기계적 과정을 의미하는 고장기구(failure mechanism)을 조사하게 된다. 전자부품에서 고장이 발생하였을 경우, 1차적인 분석대상은 전극재인데 전극재에 기인한 고장으로는 세라믹스와 전극재 사이의 열팽창계수 차이에 기인한 박리현상(Delamination), 인쇄불량에 의한 단락 및 두께 불량, 세라믹스와 전극재 사이의 반응, 산화에 의한 부식 등이 있다. 이러한 고장은 급격한 주위 환경의 변화에 의한 것보다는 일정수준의 스트레스가 축적되어 발생하며, 수명을 예측하기 위해서는 고장의 원인을 규명하고 그 원인에 의한 가속 시험을 수행하는 것이 일반적인 방법이다. 본 연구에서는 Ag 외부 전극재의 수명을 예측하고자 가속시험을 수행하였고, 고장 분석 통하여 Ag외부 전극재의 특성 및 문제점 등을 정확히 파악하기 위한 연구를 하였다.
This paper has two purposes. One is to investigate the effect of the helix angle of endmilling cutter on the cutting haracteristics of inconel 718 in down endmilling. To this end a newly developed cutting force model in down end milling process is presented. Using this cutting force components of 4-tooth endmills with various helix angles have been predicted. Predicted values of cutting force components are well coincide with the measured ones. The other is to compare the down endmilling characteristics of lnconel 718 with those of the up milling previously presented. In up endmilling as the helix angle becomes larger the radial and tangential components of the specific cutting force ($K_1 and K_r$) decrease. While in down milling $K_1 and K_r$ become smaller as the helix angle decrease.
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[게시일 2004년 10월 1일]
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