• 대한전자공학회논문지TC
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• 제42권10호
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• pp.17-24
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• 2005

본 논문에서는 극수의 순환성을 이용하여 GF(3)상에서 새로운 GRM(Generalized Reed-Muler:GRM)상수를 생성 하는 방법을 제안하였다. 일반적인 GRM 상수의 생성 방법은 RM 변환을 이용하여 고정 극수 p = 0의 GRM상수를 구한 후, 이를 확장하여 모든 극수의 GRM 상수를 구하는 것이다. 이 방법은 변수의 개수가 증가함에 따라 적용되는 변환 행렬의 차수도 커지게 되므로 연산자의 숫자도 증가하게 된다. 이에 반해, 본 논문에서 제시한 방법은 극수의 순환성을 이용하여 순차적으로 상수를 생성하는 방법으로서 연산식이 가장 간단한 특정 극수의 변환 방식을 반복 적용, GRM 상수를 생성하여 병렬형의 출력을 갖는 GRM 상수 생성 방법보다 상수 생성과정에 있어서 비교적 간단하고 연산자의 수도 감소하였다. 기존에 발표된 직 $\cdot$ 병렬형의 연산 방법에 비하여 하드웨어 적인 측면에서 승산기의 사용을 제한하고 가산기만을 사용하므로 효율적인 회로 구성과 함께 시스템의 복잡도를 개선할 수 있다.

• 대한전자공학회논문지SD
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• 제42권9호
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• pp.51-60
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• 2005

효율적인 암호 시스템의 설계는 환경에 적합한 유한체 연산이 뒷받침되어야 한다 특히 유한체에서의 역원 연산은 다른 연산에 비해 가장 많은 수행시간을 소비하므로, 개선에 대한 연구가 활발히 진행되고 있다. 본 논문에서는 다항식 기저를 기반으로 Extended binary god algorithm (EBGA)를 이용한 유한체 $GF(2^m)$에서의 고속 역원 알고리즘을 제안한다. 제안된 역원 알고리즘은 EBGA보다 $18.8\%$, Montgomery inverse algorithm (MIA)보다 $45.9\%$ 적은 수행횟수를 가진다. 또한 기존에 제안된 시스톨릭 어레이 구조 (Systolic array structure)는 유한체 차수 m이 증가하는 경우 많은 하드웨어 리소스가 요구된다. 따라서 스마트 카드나 모바일 폰 등과 같은 경량화와 저전력이 요구되는 환경에는 적용하기 힘들다. 본 논문에서는 경량화된 암호 시스템 환경을 바탕으로 공간복잡도가 적으면서 동기화된 연산을 수행하는 새로운 하드웨어 구조를 제시한다. 본 논문에서 제안된 하드웨어 구조는 유한체 $GF(2^m)$에서의 역원을 계산하기 위해 기존의 알고리즘보다 적은 덧셈 연산과 모듈러 감산 연산을 포함하고 있으며, 유한체 $GF(2^m)$와 GF(p)에 적용이 가능한 통합된 역원기이다.

• 대한전자공학회논문지TC
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• 제49권3호
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• pp.14-26
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• 2012

본 논문에서는 직교 구조를 갖는 고속 대각 하중 재킷 행렬(DWJM:diagonal-weighted Jacket matrices)을 제안 한다. 고속 알리즘을 이용해 높은 차수의 DWJM을 낮은 차수의 희소 행렬로 분해를 통해 연속적인 DWJM의 계산 수를 줄인다. 원소연산 역행렬 특성을 가진 대각 하중 프레임워크(framework)의 결과로, 제안되는 DWJM은 프리코딩(precoding) MIMO(Multiple Input and Multiple Output) 무선통신에 적용된다. DWJM의 성질에 기반하여, DWJM은 대체 오픈 루프 순환 지연 다이버시티 (CDD : Cyclic Delay Diversity) 프리코딩으로 사용될 수 있으며, 이는 셀룰러(cellular) 통신 시스템에 이용될 수 있다. 이와 같은, DWJM에 기반한 프리코딩 시스템의 성능에 대해 OSTBC (Orthogonal Space-Time Block Code) MIMO LTE 시스템과 비교 한다.

• 한국정보과학회논문지:소프트웨어및응용
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• 제36권3호
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• pp.208-216
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• 2009

유전자알고리즘의 교차나 돌연변이 연산을 직접적으로 사용하지 않고 개체군의 확률분포를 추정하여 보다 효율적인 탐색을 수행하려는 분포추정알고리즘이 여러 방법으로 제안되었다. 그러나 실제로 변수들간의 고차상관관계를 파악하는 일은 쉽지 않은 일이라 대부분의 경우 낮은 차수의 상관관계를 제한된 가정하에 추정하게 된다. 본 논문에서는 데이타의 고차상관관계를 표현할 수 있고 최적 해를 좀 더 효율적으로 찾을 수 있는 새로운 분포추정알고리즘을 제안한다. 제안된 알고리즘에서는 상관관계가 있을 것으로 추정되는 변수들의 집합으로 정의된 하이퍼에지로 구성된 랜덤 하이퍼그래프 모델을 구축하여 변수들 간의 고차상관관계를 표현하고, 베이지안 샘플링 알고리즘(Bayesian Sampling Algorithm)을 통해 다음 세대의 개체를 생성한다. 기만하는 빌딩블럭(deceptive building blocks)을 가진 분해가능(decomposable) 함수에 대하여 실험한 결과 성공적으로 최적해를 구할 수 있었으며 단순 유전자알고리즘과 BOA (Bayesian Optimization Algorithm)와 비교하여 좋은 성능을 얻을 수 있었다.

• 대한전자공학회논문지SD
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• 제43권4호
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• pp.38-48
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• 2006

본 논문에서는 DMB(Digital Multimedia Broadcasting) 단말기에서 사용하기 위하여 유클리드(Euclid) 알고리즘 기반의 RS(255,239,t=8) 복호기를 설계하였다 DMB는 휴대 단말기 상에 방송서비스 제공이 목적이므로 사용된 RS 복호기는 면적이 작아야 하며 실시간처리를 위해 복호 지연시간이 짧아야 한다. 두 조건을 만족시키기 위해 에러의 위치 및 크기를 찾는 방법으로 유클리드 알고리즘을 수정하여 사용하였다. 유클리드 알고리즘 상에서 유한체 나눗셈 연산을 위해 사용하는 Inverse ROM을 17 클럭을 소모하는 나눗셈기로 대체하여 면적을 줄였으며, 유한체 나눗셈기로 인한 지연 시간을 줄이기 위해 차수 연산 없이 유클리드 알고리즘의 동작 제어가 가능한 수정된 유클리드 알고리즘을 제안하였다. 제안한 유클리드 알고리즘은 기본 유클리드 알고리즘에 비해 비슷한 지연시간 조건 하에서 면적을 25% 정도 줄일 수 있었다. 삼성 STD130 $0.18{\mu}m$ 표준 셀 라이브러리를 이용하여 Synopsys 상에서 합성한 결과 유클리드 블록은 30,228개의 게이트수를 가지며 288 클럭을 소모하였으며, 전체 RS 복호기의 크기는 약 45,000 게이트였다.

• 대한전자공학회논문지SP
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• 제47권1호
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• pp.150-158
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• 2010

디지털 신호의 표본화 속도를 변환시키는 SRC(sample rate converter) 장치에는 필터가 필요하다. 속도 변환율이 높을수록 필터의 신호처리량이 증대되며, 필터의 구현이 복잡해진다. 그러므로 속도 변환율이 높은 경우에는 신호처리량이 적은 필터를 설계하는 것은 중요한 문제이다. 본 논문에서는 다단 FIR(finite impulse response) 필터를 효과적으로 설계하는 방법을 제시하였다. 다단 필터는 표본화 속도를 한 번에 변환하는 것이 아니라 여러 단 나누어서 변환하는 방식이다. 제시된 설계방식은, 속도 변환율의 인수분해 조합 모두에 대하여 조사하며, 필터의 복잡도 측정을 필터 차수의 추정식에 의존하지 않고 필터의 구현 결과를 바탕으로 한 점이 특징이다. 필터 설계 결과, 종래의 방식으로 설계된 것보다 곱셈연산량이 적음을 보였다. 또한 halfband 필터나 다중 차단대역 필터 등의 특성을 활용하면 곱셈연산량이 더욱 감소된 필터를 구성할 수 있음을 확인하였다.

• 대한전자공학회논문지
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• 제20권2호
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• pp.41-51
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• 1983

선형변환기법을 이용하여 사다리형태의 수동여파회로를 능동화하는데 있어서 새로운 방식을 제시하였다. 전압과 전류영역으로 나타내는 회로망변수를 선형변환메이트릭스의 사용으로 새로운 영역의 변수로 바꾸어서 회로를 능동화하는 과정에서 종전의 방법은 개개의 리액턴스소자에 대해서 선형변환을 적용하는데 비하여 본연구에서는 병렬과 직렬의 두개의 리액턴스소자에 동시에 선형변환을 적용함으로써 회로능동화에 소요되는 연산증폭기의 개수를 여파기의 차수와 같도록 줄일수 있었다. 저역통과여파기의 경우. 선형변환메이트릭스를 적절하게 선택함으로써 사다리형회로의 리액턴스소자의 배치여하에 관계없이 규칙적이며 단계적인 회로능동화를 가능하게 하였다. 이 방법에 따라 5차 Chebyshev 저역통과여파회로를 능동화한 다음 이론치에 매우 근사한 주파수특성을 측정으로 얻음으로써 이 방식의 타당성을 입증하였다.

• 대한전자공학회논문지SD
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• 제44권4호
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• pp.97-102
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• 2007

본 논문은 부분 재구성 설계방법을 이용하여 Xilinx Virtex4 FPGA로 구현된 재구성형 FIR 필터의 구조를 제시한다. 설계한 재구성형 FIR 필터는 저 전력 소비, 자율적 채택, 재구성 능력 등 모든 목적에 부합하는 재구성 가능한 디지털 신호처리 구조이며, 다양한 주파수 응답에 적용 할 수 있는 FIR 필터이다. 구현된 재구성형 FIR 필터는 재구성 모듈의 추가 또는 제거를 통한 설계의 유연성과 면적 효율성을 보장하며, 다양한 차수의 필터연산 수행이 가능하다. 제안된 부분 재구성형 FIR 필터는 기존 FIR 필터의 설계방법과 비교하여, 면적 효율성, 설계의 유연성 및 구성 시간의 향상을 보인다.

• 전자공학회논문지SC
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• 제49권4호
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• pp.61-68
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• 2012

본 논문에서는 리니어 컴프레서를 위한 폐루우프 센서리스 스트로크 제어시스템이 구성되었다. 피스톤 위치를 정확히 알아내기 위해 모터 매개변수를 피스톤 위치와 모터 전류의 함수로 추정하였다. 이 매개변수 데이터는 ROM 테이블에 저장한 뒤 차 후 피스톤 위치를 정확히 알아내는데 사용된다. 또한, 추정된 전동기 매개변수의 데이터 크기를 줄이기 위해 여러 형태의 곡면 함수로 근사화 하는 작업을 수행하였고, 공간분할을 통해 추정오차를 줄일 수 있었다. 곡면함수의 차수와 공간분할의 개수가 매개변수의 추정오차와 연산시간에 미치는 영향을 분석하였다.

• 전자공학회논문지
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• 제52권5호
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• pp.51-57
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• 2015

본 논문에서는 생체 신호 처리를 위한 14비트 이상의 고 해상도를 갖는 A/D 변환기 설계를 위하여 공급 전압이 1.8V인 CMOS 델타-시그마 변조기를 설계하였다. 본 논문에서 제안하는 4차 델타 시그마 변환기는 타임 인터리빙 기술을 이용하여 회로를 시간에 따라 재구성해 연산증폭기를 재사용하는 구조를 통해 차수에 따라 4개의 연산증폭기가 필요한 회로를 2개의 연산증폭기 만으로 구동 시켰다. 또한 스위치드 커패시터 적분기 구조상의 특징인 샘플링 시간과 적분 시간의 동작에 따라 샘플링 커패시터의 크기를 조절함으로서 저항 성분으로부터 발생하는 열잡음인 KT/C 잡음을 감소시킬 수 있는 회로를 제안하였다. 제안한 델타-시그마 변조기는 Magna 0.18um CMOS n-well 1 폴리 6메탈 공정을 이용하여 제작되었으며 제작된 칩의 측정 결과 전력소모는 1.8V 전원 전압에서 $828{\mu}W$이고 샘플링 및 입력 주파수가 256KHz, 1KHz일 때 최대 SNDR은 75.7dB, DR은 81.3dB로 측정되었다. KT/C 잡음 저감 회로가 적용되지 않은 회로에서는 최대 SNDR이 72.1dB 로 측정되어 KT/C 잡음 저감 회로가 적용되었을 때 약 3dB정도의 성능 향상을 나타내었다. 회로의 FOM은 41pJ/step과 142dB로 계산되었다.